altera Nios V Embedded Processor User Guide

Убудаваны працэсар Altera Nios V

Тэхнічныя характарыстыкі

Назва прадукту: Працэсар Nios V
Сумяшчальнасць праграмнага забеспячэння: Quartus Prime Software and Platform Designer
Тып працэсара: Altera FPGA
Сістэма памяці: энерганезалежная і энерганезалежная памяць
Інтэрфейс сувязі: агент UART

Праектаванне апаратнай сістэмы працэсара Nios V

Каб распрацаваць апаратную сістэму працэсара Nios V, выканайце наступныя дзеянні:

Стварыце праект сістэмы Nios V Processor з дапамогай Platform Designer.
Інтэграваць сістэму ў праект Quartus Prime.
Распрацоўка сістэм памяці, уключаючы энерганезалежную і неэнерганезалежную памяць.
Укараніце найлепшыя практыкі адсочвання гадзіннікаў і іх скіду.
Для эфектыўнай працы прызначыце агенты па змаўчанні і UART.

Праектаванне праграмнага забеспячэння працэсара Nios V

Каб распрацаваць праграмную сістэму для працэсара Nios V:

Выконвайце працэс распрацоўкі праграмнага забеспячэння для працэсара Nios V.
Стварыць праект пакета падтрымкі савета дырэктараў і праект прыкладання.

Рашэнні па канфігурацыі і загрузцы працэсара Nios V

Для налады і загрузкі працэсара Nios V:

Зразумейце ўводзіны ў рашэнні канфігурацыі і загрузкі.
Злучайце праграмы для бесперабойнай працы.

Аб убудаваным працэсары Nios® V
1.1. ПЛІС Altera® і ўбудаваныя працэсарыview
Прылады Altera FPGA могуць рэалізоўваць логіку, якая функцыянуе як паўнавартасны мікрапрацэсар, прапаноўваючы пры гэтым мноства варыянтаў.
Важнае адрозненне паміж дыскрэтнымі мікрапрацэсарамі і FPGA Altera заключаецца ў тым, што тканіна FPGA Altera не ўтрымлівае логікі пры ўключэнні. Працэсар Nios® V — гэта працэсар мяккай інтэлектуальнай уласнасці (IP), заснаваны на спецыфікацыі RISC-V. Перад запускам праграмнага забеспячэння на сістэме на базе працэсара Nios V неабходна наладзіць прыладу FPGA Altera з апаратнай канструкцыяй, якая змяшчае працэсар Nios V. Вы можаце размясціць працэсар Nios V у любым месцы FPGA Altera ў залежнасці ад патрабаванняў канструкцыі.

Каб ваша ўбудаваная сістэма на базе IP-працэсара Altera® FPGA працавала як дыскрэтная мікрапрацэсарная сістэма, яна павінна ўключаць наступнае: · AJTAG інтэрфейс для падтрымкі канфігурацыі, апаратнага і праграмнага забеспячэння FPGA Altera
адладка · Механізм канфігурацыі FPGA Altera пры ўключэнні харчавання
Калі ваша сістэма мае такія магчымасці, вы можаце пачаць удасканальваць свой праект з папярэдне пратэставанага праекта абсталявання, загружанага ў FPGA Altera. Выкарыстанне FPGA Altera таксама дазваляе хутка змяняць свой праект для вырашэння праблем або дадання новых функцыянальных магчымасцей. Вы можаце лёгка пратэставаць гэтыя новыя праекты абсталявання, пераканфігураваўшы FPGA Altera з дапамогай J вашай сістэмы.TAG інтэрфейс.
ДжTAG Інтэрфейс падтрымлівае распрацоўку абсталявання і праграмнага забеспячэння. Вы можаце выконваць наступныя задачы з дапамогай JTAG інтэрфейс: · Наладжванне FPGA Altera · Загрузка і адладка праграмнага забеспячэння · Сувязь з FPGA Altera праз інтэрфейс, падобны на UART (JTAG UART
тэрмінал) · Адладка абсталявання (з дапамогай убудаванага лагічнага аналізатара Signal Tap) · Флэш-памяць праграмы
Пасля канфігурацыі FPGA Altera з праектам на базе працэсара Nios V, працэс распрацоўкі праграмнага забеспячэння падобны да працэсу для праектаў дыскрэтных мікракантролераў.

Звязаная інфармацыя · AN 985: Падручнік па працэсары Nios V
Кароткі дапаможнік па стварэнні простай працэсарнай сістэмы Nios V і запуску праграмы Hello World.
© Карпарацыя Altera. Altera, лагатып Altera, лагатып «a» і іншыя гандлёвыя маркі Altera з'яўляюцца гандлёвымі маркамі карпарацыі Altera. Altera пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Altera не нясе ніякай адказнасці, якая ўзнікае ў выніку прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных у гэтым дакуменце, за выключэннем выпадкаў, калі гэта відавочна ўзгоднена ў пісьмовай форме з боку Altera. Кліентам Altera рэкамендуецца атрымаць апошнюю версію спецыфікацый прылад, перш чым спадзявацца на любую апублікаваную інфармацыю і перад тым, як рабіць заказы на прадукты або паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых асоб.

1. Аб убудаваным працэсары Nios® V 726952 | 2025.07.16
· Даведачнае кіраўніцтва па працэсары Nios V. Змяшчае інфармацыю пра тэсты прадукцыйнасці працэсара Nios V, архітэктуру працэсара, мадэль праграмавання і рэалізацыю ядра.
· Кіраўніцтва карыстальніка па ўбудаваных перыферыйных прыладах IP · Даведнік распрацоўшчыка праграмнага забеспячэння для працэсараў Nios V

Апісвае асяроддзе распрацоўкі праграмнага забеспячэння для працэсара Nios V, даступныя інструменты і працэс стварэння праграмнага забеспячэння для працы на працэсары Nios V. · Кіраўніцтва карыстальніка па інтэграваным асяроддзі распрацоўкі (IDE) Ashling* RiscFree* для FPGA Altera. Апісвае інтэграванае асяроддзе распрацоўкі (IDE) RiscFree* для FPGA Altera на базе Arm* HPS і асноўнага працэсара Nios V. · Працэсар Nios V. Заўвагі да выпуску IP-праграмнага забеспячэння Altera FPGA.
1.2. Падтрымка праграмнага забеспячэння Quartus® Prime
Працэс зборкі працэсара Nios V адрозніваецца для праграмнага забеспячэння Quartus® Prime Pro Edition і праграмнага забеспячэння Quartus Prime Standard Edition. Больш падрабязную інфармацыю пра адрозненні глядзіце ў AN 980: Падтрымка праграмнага забеспячэння Quartus Prime для працэсара Nios V.
Звязаная інфармацыя AN 980: Працэсар Nios V, падтрымка праграмнага забеспячэння Quartus Prime
1.3. Ліцэнзаванне працэсара Nios V
Кожны варыянт працэсара Nios V мае свой ліцэнзійны ключ. Пасля атрымання ліцэнзійнага ключа вы можаце выкарыстоўваць яго для ўсіх праектаў працэсараў Nios V да даты заканчэння тэрміну яго дзеяння. Вы можаце набыць ліцэнзіі Nios V Processor Altera FPGA IP бясплатна.
Спіс ліцэнзійных ключоў працэсара Nios V даступны ў Цэнтры самаабслугоўвання ліцэнзавання Altera FPGA. Націсніце ўкладку «Падпісацца на ацэнку» або «Бясплатная ліцэнзія» і выберыце адпаведныя параметры, каб зрабіць запыт.
Малюнак 1. Цэнтр самаабслугоўвання ліцэнзавання FPGA Altera

З дапамогай ліцэнзійных ключоў вы можаце:
Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 7

1. Аб убудаваным працэсары Nios® V 726952 | 2025.07.16
· Укараніце працэсар Nios V у вашай сістэме. · Мадэлюйце паводзіны працэсарнай сістэмы Nios V. · Праверце функцыянальнасць праекта, такую як памер і хуткасць. · Стварыце праграмнае забеспячэнне для прылад fileс. · Запраграмаваць прыладу і праверыць праект апаратна.
Вам не патрэбна ліцэнзія для распрацоўкі праграмнага забеспячэння ў Ashling* RiscFree* IDE для Altera FPGA.
Звязаная інфармацыя · Цэнтр самаабслугоўвання ліцэнзавання FPGA Altera
Больш падрабязную інфармацыю аб атрыманні ліцэнзійных ключоў IP для працэсара Nios V Altera FPGA. · Усталёўка і ліцэнзаванне праграмнага забеспячэння Altera FPGA. Больш падрабязную інфармацыю аб ліцэнзаванні праграмнага забеспячэння Altera FPGA і наладзе фіксаванай ліцэнзіі і сервера сеткавых ліцэнзій.
1.4. Праектаванне ўбудаваных сістэм
На наступным малюнку паказаны спрошчаны працэс праектавання сістэмы на базе працэсара Nios V, які ўключае распрацоўку як апаратнага, так і праграмнага забеспячэння.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 8

Адправіць водгук

1. Аб убудаваным працэсары Nios® V 726952 | 2025.07.16

Малюнак 2.

Схема праектавання сістэмы працэсара Nios V
Канцэпцыя сістэмы

Аналіз сістэмных патрабаванняў

Ніёс® V
Ядры працэсара і стандартныя кампаненты

Вызначыць і стварыць сістэму ў
Канструктар платформы

Апаратны працэс: інтэграцыя і кампіляцыя праекта Intel Quartus Prime

Праграмны працэс: распрацоўка і стварэнне праграмнага забеспячэння для прапаноў Nios V

Схема працы з абсталяваннем: Спампаваць праект FPGA
да мэтавай дошкі

Праграмны працэс: тэставанне і адладка праграмнага забеспячэння працэсара Nios V

Праграмнае забеспячэнне не адпавядае спецыфікацыям?
так
Апаратнае забеспячэнне Не Адпавядае спецыфікацыям? Так
Сістэма завершана

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 9

726952 | 2025.07.16 Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime

Малюнак 3.

На наступнай дыяграме паказаны тыповы дызайн апаратнага забеспячэння працэсара Nios V. Схема праектавання апаратнага забеспячэння працэсарнай сістэмы Nios V

Пачаць

Ядры Nios V і стандартныя кампаненты

Выкарыстанне дызайнера платформы для праектавання сістэмы на базе Nios V
Стварыць дызайн дызайнера платформы

Інтэграцыя сістэмы дызайнера платформы з праектам Intel Quartus Prime
Прызначэнне месцазнаходжання кантактаў, патрабаванняў да часу і іншых абмежаванняў праектавання
Кампіляцыя абсталявання для мэтавай прылады ў Intel Quartus Prime

Гатова да загрузкі
2.1. Стварэнне праекта сістэмы на базе працэсара Nios V з дапамогай Platform Designer
Праграмнае забеспячэнне Quartus Prime ўключае ў сябе інструмент сістэмнай інтэграцыі Platform Designer, які спрашчае задачу вызначэння і інтэграцыі IP-ядра працэсара Nios V і іншых IP-адрасоў у сістэмны праект Altera FPGA. Platform Designer аўтаматычна стварае логіку ўзаемасувяз з зададзенай высокаўзроўневай сувязі. Аўтаматызацыя ўзаемасувяз вызваляе ад працаёмкай задачы вызначэння HDL-сувязяў на сістэмным узроўні.
© Карпарацыя Altera. Altera, лагатып Altera, лагатып «a» і іншыя гандлёвыя маркі Altera з'яўляюцца гандлёвымі маркамі карпарацыі Altera. Altera пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Altera не нясе ніякай адказнасці, якая ўзнікае ў выніку прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных у гэтым дакуменце, за выключэннем выпадкаў, калі гэта відавочна ўзгоднена ў пісьмовай форме з боку Altera. Кліентам Altera рэкамендуецца атрымаць апошнюю версію спецыфікацый прылад, перш чым спадзявацца на любую апублікаваную інфармацыю і перад тым, як рабіць заказы на прадукты або паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых асоб.

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16

Пасля аналізу патрабаванняў да апаратнага забеспячэння сістэмы вы выкарыстоўваеце Quartus Prime для вызначэння ядра працэсара Nios V, памяці і іншых кампанентаў, неабходных вашай сістэме. Канструктар платформы аўтаматычна генеруе логіку ўзаемасувязі для інтэграцыі кампанентаў у апаратную сістэму.

2.1.1. Стварэнне экземпляра працэсара Nios V на базе IP-працэсара Altera FPGA

Вы можаце стварыць экземпляр любога з IP-ядраў працэсара ў каталогу IP-адрасоў дызайнера платформы "Працэсары і перыферыйныя прылады" "Убудаваныя працэсары".

IP-ядро кожнага працэсара падтрымлівае розныя варыянты канфігурацыі ў залежнасці ад яго ўнікальнай архітэктуры. Вы можаце вызначыць гэтыя канфігурацыі, каб яны лепш адпавядалі вашым патрэбам у праектаванні.

Табліца 1.

Варыянты канфігурацыі ў розных асноўных варыянтах

Параметры канфігурацыі

Працэсар Nios V/c

Працэсар Nios V/m

Запыт на скід выкарыстання адладкі

—

Пасткі, выключэнні і перапыненні

Архітэктура працэсара

ECC

Кэшы, перыферыйныя вобласці і ТКМ

—

Карыстальніцкія інструкцыі

—

Лакстоп

—

Працэсар Nios V/g

2.1.1.1. Стварэнне экземпляра кампактнага мікракантролера Nios V/c Altera FPGA IP Малюнак 4. Кампактны мікракантролер Nios V/c Altera FPGA IP

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 11

2.1.1.1.1. Укладка «Архітэктура працэсара»

Табліца 2.

Укладка «Архітэктура працэсара»

Асаблівасць

Апісанне

Уключыць інтэрфейс Avalon® Уключае інтэрфейс Avalon для менеджара інструкцый і менеджара дадзеных. Калі адключана, сістэма выкарыстоўвае інтэрфейс AXI4-Lite.

Значэнне КСА mhartid

· Няправільны варыянт IP-адраса. · Не выкарыстоўвайце значэнне CSR mhartid у працэсары Nios V/c.

2.1.1.1.2. Выкарыстоўвайце ўкладку «Запыт на скід»

Табліца 3.

Выкарыстоўваць параметр укладкі «Скінуць запыт»

Выкарыстаць укладку «Запыт на скід»

Апісанне

Дадаць інтэрфейс запыту на скід

· Уключыце гэтую опцыю, каб адкрыць лакальныя парты скіду, якія лакальны галоўны кампутар можа выкарыстоўваць для скіду працэсара Nios V, не ўплываючы на іншыя кампаненты ў сістэме працэсараў Nios V.
· Інтэрфейс скіду складаецца з уваходнага сігналу resetreq і выходнага сігналу пацверджання.
· Вы можаце запытаць скід налад працэсара Nios V, падаўшы сігнал resetreq.
Сігнал resetreq павінен заставацца ў стане, пакуль працэсар не падасць сігнал пацверджання. Калі сігнал не застанецца ў стане, працэсар можа перайсці ў недэтэрмінаваны стан.
· Працэсар Nios V адказвае на паспяховы скід, падаючы сігнал пацверджання.
· Пасля паспяховага перазагрузкі працэсара сігнал пацверджання можа паўтарацца некалькі разоў перыядычна, пакуль не будзе зняты сігнал resetreq.

2.1.1.1.3. Укладка «Пасткі, выключэнні і перапыненні»

Табліца 4.

Параметры ўкладкі «Перапынкі, выключэнні і перапыненні»

Пасткі, выключэнні і перапыненні

Апісанне

Скінуць агента

Скінуць зрушэнне

· Вызначае зрушэнне вектара скіду адносна базавага адраса абранага агента скіду. · Канструктар платформы аўтаматычна забяспечвае значэнне па змаўчанні для зрушэння скіду.

Заўвага:

Канструктар платформы прапануе опцыю «Абсалютны», якая дазваляе задаць абсалютны адрас у полі «Зрушэнне скіду». Выкарыстоўвайце гэту опцыю, калі памяць, якая захоўвае вектар скіду, знаходзіцца па-за межамі працэсарнай сістэмы і падсістэм.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 12

Адправіць водгук

2.1.1.1.4. Укладка ECC

Табліца 5.

Укладка ECC

ECC

Уключыць выяўленне памылак і справаздачнасць аб стане

Апісанне
· Уключыце гэтую опцыю, каб ужыць функцыю ECC для ўнутраных блокаў аператыўнай памяці працэсара Nios V. · Функцыі ECC выяўляюць памылкі памерам да 2 бітаў і рэагуюць на іх, грунтуючыся на наступных паводзінах:
— Калі гэта выпраўляльная памылка памерам 1 біт, працэсар працягвае працаваць пасля выпраўлення памылкі ў канвееры працэсара. Аднак выпраўленне не адлюстроўваецца ў зыходнай памяці.
— Калі памылку немагчыма выправіць, працэсар працягвае працаваць без яе выпраўлення ў канвееры працэсара і зыходнай памяці, што можа прывесці да пераходу працэсара ў недэтэрмінаваны стан.

2.1.1.2. Стварэнне экземпляра мікракантролера Nios V/m Altera FPGA IP Малюнак 5. Мікракантролер Nios V/m Altera FPGA IP

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 13

2.1.1.2.1. Укладка «Адладка»

Табліца 6.

Параметры ўкладкі адладкі

Укладка адладкі

Апісанне

Уключыць адладку
Уключыць скід з модуля адладкі

· Уключыце гэтую опцыю, каб дадаць JTAG модуль падключэння мэты да працэсара Nios V. · JTAG Модуль падключэння мэты дазваляе падключацца да працэсара Nios V праз
JTAG кантакты інтэрфейсу FPGA. · Злучэнне забяспечвае наступныя асноўныя магчымасці:
— Запуск і прыпынак працэсара Nios V — Праверка і рэдагаванне рэгістраў і памяці. — Загрузка праграмы Nios V .elf file у памяць працэсара падчас выканання праз
niosv-download. — Адладка праграмы, якая працуе на працэсары Nios V · Падключыце порт dm_agent да шыны інструкцый і дадзеных працэсара. Пераканайцеся, што базавы адрас паміж абедзвюма шынамі аднолькавы.
· Уключыце гэтую опцыю, каб адкрыць парты dbg_reset_out і ndm_reset_in. · JTAG адладчык або каманда niosv-download -r запускаюць dbg_reset_out, які
дазваляе працэсару Nios V скідаць налады перыферыйных прылад сістэмы, падлучаных да гэтага порта. · Вы павінны падключыць інтэрфейс dbg_reset_out да ndm_reset_in замест скіду.
інтэрфейс для запуску скіду ядра працэсара і модуля таймера. Нельга падключаць інтэрфейс dbg_reset_out да інтэрфейсу скіду, каб пазбегнуць нявызначанай паводзін.

2.1.1.2.2. Выкарыстоўвайце ўкладку «Запыт на скід»

Табліца 7.

Выкарыстоўваць параметр укладкі «Скінуць запыт»

Выкарыстаць укладку «Запыт на скід»

Апісанне

Дадаць інтэрфейс запыту на скід

· Уключыце гэтую опцыю, каб адкрыць лакальныя парты скіду, якія лакальны галоўны кампутар можа выкарыстоўваць для скіду працэсара Nios V, не ўплываючы на іншыя кампаненты ў сістэме працэсараў Nios V.
· Інтэрфейс скіду складаецца з уваходнага сігналу resetreq і выходнага сігналу пацверджання.
· Вы можаце запытаць скід налад працэсара Nios V, падаўшы сігнал resetreq.
Сігнал resetreq павінен заставацца ў стане, пакуль працэсар не падасць сігнал пацверджання. Калі сігнал не застанецца ў стане, працэсар можа перайсці ў недэтэрмінаваны стан.
· Падача сігналу resetreq у рэжыме адладкі не ўплывае на стан працэсара.
· Працэсар Nios V адказвае на паспяховы скід, падаючы сігнал пацверджання.
· Пасля паспяховага перазагрузкі працэсара сігнал пацверджання можа паўтарацца некалькі разоў перыядычна, пакуль не будзе зняты сігнал resetreq.

2.1.1.2.3. Укладка «Пасткі, выключэнні і перапыненні»

Табліца 8.

Укладка «Пасткі, выключэнні і перапыненні»

Апісанне

Скінуць агента

Скінуць рэжым перапынення зрушэння

· Вызначае зрушэнне вектара скіду адносна базавага адраса абранага агента скіду. · Канструктар платформы аўтаматычна забяспечвае значэнне па змаўчанні для зрушэння скіду.
Укажыце тып кантролера перапыненняў: прамы або вектарны. Заўвага: неканвеерны працэсар Nios V/m не падтрымлівае вектарныя перапыненні.
Таму пазбягайце выкарыстання вектарнага рэжыму перапыненняў, калі працэсар знаходзіцца ў неканвеерным рэжыме.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 14

Адправіць водгук

Заўвага:

2.1.1.2.4. Архітэктура працэсара

Табліца 9.

Параметры ўкладкі «Архітэктура працэсара»

Архітэктура працэсара

Апісанне

Уключыць канвеерную працу ў працэсары

· Уключыце гэтую опцыю для стварэння экземпляра канвеернага працэсара Nios V/m. — IPC вышэйшы за кошт большай лагічнай плошчы і меншай частаты Fmax.
· Адключыце гэтую опцыю, каб стварыць асобнік неканвеернага працэсара Nios V/m. — Мае падобную прадукцыйнасць ядра, як і працэсар Nios V/c. — Падтрымлівае адладку і магчымасці перапыненняў — Меншая лагічная плошча і вышэйшая частата Fmax коштам ніжэйшага IPC.

Уключыць інтэрфейс Avalon

Уключае інтэрфейс Avalon для менеджара інструкцый і менеджара дадзеных. Калі адключана, сістэма выкарыстоўвае інтэрфейс AXI4-Lite.

Значэнне КСА mhartid

· Значэнне рэгістра Hart ID (mhartid) па змаўчанні роўнае 0. · Прызначце значэнне ад 0 да 4094. · Сумяшчальнасць з Altera FPGA Avalon Mutex Core HAL API.

Звязаная інфармацыя Кіраўніцтва карыстальніка па ўбудаваных перыферыйных IP-прыладах – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Укладка ECC
Табліца 10. Укладка ECC
ECC Уключыць выяўленне памылак і справаздачнасць аб стане

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 15

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
2.1.1.3. Стварэнне экземпляра працэсара агульнага прызначэння Nios V/g на базе FPGA IP ад Altera
Малюнак 6. Працэсар агульнага прызначэння Nios V/g на базе FPGA ад Altera — частка 1

Малюнак 7.

Універсальны працэсар Nios V/g Altera FPGA IP – частка 2 (адключэнне і ўключэнне кантролера перапыненняў на ўзроўні ядра)

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 16

Адправіць водгук

Малюнак 8.

Універсальны працэсар Nios V/g Altera FPGA IP – частка 2 (Уключэнне кантролера перапыненняў на ўзроўні ядра)

Малюнак 9. Працэсар агульнага прызначэння Nios V/g на базе FPGA ад Altera — частка 3

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 17

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
Малюнак 10. Працэсар агульнага прызначэння Nios V/g на базе FPGA ад Altera — частка 4

2.1.1.3.1. Архітэктура працэсара

Табліца 11. Параметры архітэктуры працэсара

Укладка «Архітэктура працэсара»: Уключыць адзінку з плаваючай коскай

Апісанне Уключыце гэтую опцыю, каб дадаць адзінку вылічэння з плаваючай коскай (пашырэнне (F)) у ядро працэсара.

Уключыць прагназаванне галінаванняў

Уключыць статычнае прагназаванне пераходаў (назад — выканана, наперад — не выканана) для інструкцый па пераходах.

Значэнне КСА mhartid

Адключыць інструкцыі FSQRT і FDIV для FPU

· Выдаліць аперацыі квадратнага кораня з плаваючай коскай (FSQRT) і дзялення з плаваючай коскай (FDIV) у FPU.
· Ужывайце праграмную эмуляцыю для абедзвюх інструкцый падчас выканання.

Звязаная інфармацыя Кіраўніцтва карыстальніка па ўбудаваных перыферыйных IP-прыладах – Intel FPGA Avalon® Mutex Core

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 18

Адправіць водгук

2.1.1.3.2. Укладка «Адладка»

Табліца 12. Параметры ўкладкі адладкі

Укладка адладкі

Апісанне

Уключыць адладку
Уключыць скід з модуля адладкі

2.1.1.3.3. Укладка «Блакаванне кроку» Табліца 13. Укладка «Блакаванне кроку»
Параметры Уключыць блакіроўку Перыяд чакання па змаўчанні Уключыць пашыраны інтэрфейс скіду

Апісанне · Уключыць двух'ядравую сістэму Lockstep. · Значэнне праграмуемага тайм-аўту па змаўчанні пры выхадзе з скіду (паміж 0 і 255). · Уключыць дадатковы пашыраны інтэрфейс скіду для пашыранага кіравання скідам. · Калі fRSmartComp адключаны, ён рэалізуе базавае кіраванне скідам.

2.1.1.3.4. Выкарыстоўвайце ўкладку «Запыт на скід»

Табліца 14. Выкарыстанне параметра ўкладкі «Запыт на скід»

Выкарыстаць укладку «Запыт на скід»

Апісанне

Дадаць інтэрфейс запыту на скід

· Уключыце гэтую опцыю, каб адкрыць лакальныя парты скіду, якія лакальны галоўны кампутар можа выкарыстоўваць для скіду працэсара Nios V, не ўплываючы на іншыя кампаненты ў сістэме працэсараў Nios V.
· Інтэрфейс скіду складаецца з уваходнага сігналу resetreq і выходнага сігналу пацверджання.
· Вы можаце запытаць скід налад працэсара Nios V, падаўшы сігнал resetreq.
Сігнал resetreq павінен заставацца ў стане, пакуль працэсар не падасць сігнал пацверджання. Калі сігнал не застанецца ў стане, працэсар можа перайсці ў недэтэрмінаваны стан.
· Падача сігналу resetreq у рэжыме адладкі не ўплывае на стан працэсара.
· Працэсар Nios V адказвае на паспяховы скід, падаючы сігнал пацверджання.
· Пасля паспяховага перазагрузкі працэсара сігнал пацверджання можа паўтарацца некалькі разоў перыядычна, пакуль не будзе зняты сігнал resetreq.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 19

2.1.1.3.5. Укладка «Пасткі, выключэнні і перапыненні»

Табліца 15.

Укладка «Перапынкі, выключэнні і перапыненні», калі параметр «Уключыць кантролер перапыненняў на ўзроўні ядра» выключаны

Укладка «Пасткі, выключэнні і перапыненні»
Скінуць агента

Апісанне
· Памяць, у якой захоўваецца вектар скіду (адрас скіду працэсара Nios V), дзе знаходзіцца код скіду.
· У якасці агента скіду можна выбраць любы модуль памяці, падлучаны да галоўнай прылады інструкцый працэсара Nios V і які падтрымліваецца патокам загрузкі працэсара Nios V.

Скінуць зрушэнне

Уключыць кантролер перапыненняў на ўзроўні ядра (CLIC)

· Уключыць CLIC для падтрымкі перарыванняў з перарываннем і наладжвальнай умовы запуску перапынення.
· Калі ўключана, можна наладзіць колькасць перапыненняў платформы, усталяваць умовы спрацоўвання і прызначыць некаторыя перапыненні як пераважныя.

Рэгістр ценявога рэжыму перапынення Files

Укажыце тыпы перапыненняў як прамыя або вектарныя. Уключыце ценявы рэгістр, каб паменшыць пераключэнне кантэксту пры перапыненні.

Табліца 16.

Пасткі, выключэнні і перапыненні, калі ўключана опцыя «Уключыць кантролер перапыненняў на ўзроўні ядра»

Пасткі, выключэнні і перапыненні

Апісанні

Скінуць агента
Скінуць зрушэнне
Уключыць кантролер перапыненняў на ўзроўні ядра (CLIC)

· Памяць, у якой захоўваецца вектар скіду (адрас скіду працэсара Nios V), дзе знаходзіцца код скіду.
· У якасці агента скіду можна выбраць любы модуль памяці, падлучаны да галоўнай прылады інструкцый працэсара Nios V і які падтрымліваецца патокам загрузкі працэсара Nios V.
· Вызначае зрушэнне вектара скіду адносна базавага адраса абранага агента скіду. · Канструктар платформы аўтаматычна забяспечвае значэнне па змаўчанні для зрушэння скіду.
· Уключыць CLIC для падтрымкі перарыванняў з перарываннямі і наладжвальнай умовы спрацоўвання перапыненняў. · Пры ўключэнні можна наладзіць колькасць перапыненняў платформы, усталяваць умовы спрацоўвання перапыненняў,
і пазначыць некаторыя перапыненні як пераважныя.

Рэжым перапынення

· Пазначце тыпы перапыненняў: прамое, вектарнае або CLIC.

Ценявы рэгістр Files

· Уключыць ценявы рэгістр, каб паменшыць пераключэнне кантэксту пры перапыненні.
· Прапануе два падыходы:
— Колькасць узроўняў перапыненняў CLIC
— Колькасць узроўняў перапыненняў CLIC – 1: Гэтая опцыя карысная, калі вам патрэбна колькасць рэгістраў file копіі, каб змясціцца ў дакладную колькасць блокаў M20K або M9K.
· Уключыць працэсар Nios V для выкарыстання ценявога рэгістра fileякія памяншаюць накладныя выдаткі на пераключэнне кантэксту пры перапыненні.
Больш падрабязную інфармацыю пра ценявы рэгістр files, звярніцеся да даведачнага кіраўніцтва па працэсары Nios V.

Колькасць крыніц перапыненняў платформы

· Вызначае колькасць перапыненняў платформы ў дыяпазоне ад 16 да 2048.
Заўвага: CLIC падтрымлівае да 2064 уваходаў перапыненняў, і першыя 16 уваходаў перапыненняў таксама падключаны да базавага кантролера перапыненняў.

Выраўноўванне вектарнай табліцы CLIC

· Аўтаматычна вызначаецца на аснове колькасці крыніц перапыненняў платформы. · Калі вы выкарыстоўваеце выраўноўванне, якое ніжэйшае за рэкамендаванае значэнне, CLIC павялічвае логіку
складанасць шляхам дадання дадатковага суматара для выканання вектарных разлікаў. · Калі вы выкарыстоўваеце выраўноўванне, якое ніжэйшае за рэкамендаванае значэнне, гэта прывядзе да павелічэння
лагічная складанасць у CLIC.
працяг...

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 20

Адправіць водгук

Пасткі, выключэнні і перапыненні
Колькасць узроўняў перапыненняў
Колькасць прыярытэтаў перапыненняў на ўзровень
Наладжвальная палярнасць перапыненняў Падтрымка перапыненняў, выкліканых фронтам

Апісанні
· Вызначае колькасць узроўняў перапыненняў з дадатковым узроўнем 0 для кода прыкладання. Перапыненні больш высокага ўзроўню могуць перапыніць (апярэдзіць) працуючы апрацоўшчык перапыненняў ніжэйшага ўзроўню.
· Калі адзінымі варыянтамі перапыненняў з'яўляюцца ненулявыя ўзроўні, код прыкладання заўсёды знаходзіцца на самым нізкім узроўні 0. Заўвага: Канфігурацыя ўзроўню і прыярытэту перапынення падчас выканання ажыццяўляецца ў адным 8-бітным рэгістры. Калі колькасць узроўняў перапыненняў роўная 256, немагчыма наладзіць прыярытэт перапыненняў падчас выканання. У адваротным выпадку максімальная колькасць канфігуруемых прыярытэтаў складае 256 / (колькасць узроўняў перапыненняў – 1).
· Вызначае колькасць прыярытэтаў перапыненняў, якія CLIC выкарыстоўвае для вызначэння парадку выкліку непераадольваючых апрацоўшчыкаў перапыненняў. Заўвага: Аб'яднанне двайковых значэнняў выбранага ўзроўню перапыненняў і выбранага прыярытэту перапыненняў павінна быць меншым за 8 бітаў.
· Дазваляе наладзіць палярнасць перапыненняў падчас выканання. · Палярнасць па змаўчанні — дадатная.
· Дазваляе наладзіць умову запуску перапынення падчас выканання, г.зн. спрацоўванне па высокім узроўні або спрацоўванне па станоўчым фронце (калі палярнасць перапынення дадатная ў наладжвальнай палярнасці перапынення).
· Умова запуску па змаўчанні — перапыненне, выкліканае ўзроўнем.

Заўвага:

Звязаная інфармацыя Даведачнае кіраўніцтва па працэсары Nios® V

2.1.1.3.6. Укладка «Канфігурацыі памяці»

Табліца 17. Параметры ўкладкі «Канфігурацыя памяці»

Катэгорыя

Укладка канфігурацыі памяці

Апісанне

Кэшы

Памер кэша дадзеных

· Вызначае памер кэша дадзеных. · Дапушчальныя памеры ад 0 кілабайт (КБ) да 16 КБ. · Адключаць кэш дадзеных, калі памер складае 0 КБ.

Памер кэша інструкцый

· Вызначае памер кэша інструкцый. · Дапушчальныя памеры ад 0 КБ да 16 КБ. · Адключаць кэш інструкцый, калі памер складае 0 КБ.

Перыферыйны рэгіён А і В

Памер

· Вызначае памер перыферыйнай вобласці.
· Дапушчальныя памеры — ад 64 КБ да 2 гігабайт (ГБ) або «Няма». Выбар «Няма» адключае перыферыйную вобласць.

Базавы адрас

· Вызначае базавы адрас перыферыйнай вобласці пасля выбару памеру.
· Усе адрасы ў перыферыйнай вобласці ствараюць некэшыруемы доступ да дадзеных.
· Базавы адрас перыферыйнай вобласці павінен быць выраўнаваны з памерам перыферыйнай вобласці.

Моцна звязаныя ўспаміны

Памер

· Вызначае памер цесна звязанай памяці. — Дапушчальныя памеры ад 0 МБ да 512 МБ.

Ініцыялізацыя базавага адраса File

· Вызначае базавы адрас цесна звязанай памяці. · Вызначае ініцыялізацыю file для цесна звязанай памяці.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 21

Заўвага:

У сістэме з працэсарам Nios V і ўключаным кэшам неабходна размясціць перыферыйныя прылады сістэмы ў перыферыйнай вобласці. Перыферыйныя вобласці можна выкарыстоўваць для вызначэння транзакцыі, якая не кэшуецца, для перыферыйных прылад, такіх як UART, PIO, DMA і іншых.

2.1.1.3.7. Укладка ECC

Табліца 18. Укладка ECC
ECC Уключыць выяўленне памылак і справаздачнасць аб стане
Уключыць карэкцыю аднаго біта

Апісанне
· Уключыце гэтую опцыю, каб ужыць функцыю ECC для ўнутраных блокаў аператыўнай памяці працэсара Nios V. · Функцыі ECC выяўляюць памылкі памерам да 2 бітаў і рэагуюць на іх, грунтуючыся на наступных паводзінах:
— Калі гэта выпраўляльная памылка аднаго біта і опцыя «Уключыць карэкцыю аднаго біта» выключана, працэсар працягвае працаваць пасля выпраўлення памылкі ў канвееры працэсара. Аднак выпраўленне не адлюстроўваецца ў зыходнай памяці.
— Калі гэта выпраўляльная памылка аднаго біта і ўключана опцыя «Уключыць карэкцыю аднаго біта», працэсар працягвае працаваць пасля выпраўлення памылкі ў канвееры працэсара і зыходных аператыўных памяці.
— Калі гэта невыпраўная памылка, працэсар спыняе сваю працу.
Уключыць карэкцыю аднаго біта для ўбудаваных блокаў памяці ў ядры.

2.1.1.3.8. Укладка «Карыстальніцкія інструкцыі»

Заўвага:

Гэтая ўкладка даступная толькі для працэсарнага ядра Nios V/g.

Табліца інтэрфейсаў апаратнага забеспячэння карыстальніцкіх інструкцый Nios V
Табліца макрасаў праграмнага забеспячэння для карыстальніцкіх інструкцый Nios V

Апісанне
· Працэсар Nios V выкарыстоўвае гэтую табліцу для вызначэння сваіх карыстальніцкіх інтэрфейсаў менеджара інструкцый.
· Вызначаныя інтэрфейсы карыстальніцкага мэнэджара інструкцый унікальна закадзіраваны кодам аперацыі (CUSTOM0-3) і 3 бітамі funct7[6:4].
· Вы можаце вызначыць да 32 асобных інтэрфейсаў карыстальніцкага мэнэджара інструкцый.
· Працэсар Nios V выкарыстоўвае гэтую табліцу для вызначэння кадаванняў праграмнага забеспячэння карыстальніцкіх інструкцый для вызначаных інтэрфейсаў карыстальніцкага менеджара інструкцый.
· Для кожнага вызначанага кадавання праграмнага забеспячэння карыстальніцкіх інструкцый, код аперацыі (CUSTOM0-3) і 3 біты кадавання funct7[6:4] павінны адпавядаць вызначанаму кадаванню інтэрфейсу карыстальніцкага менеджара інструкцый у табліцы інтэрфейсаў абсталявання карыстальніцкіх інструкцый.
· Вы можаце выкарыстоўваць funct7[6:4], funct7[3:0] і funct3[2:0] для вызначэння дадатковага кадавання для дадзенай карыстальніцкай інструкцыі або задаць іх як X, якія будуць перадавацца ў якасці дадатковых аргументаў інструкцыі.
· Працэсар Nios V забяспечвае вызначаныя карыстальніцкія кадаванні праграмных інструкцый у выглядзе згенераваных C-макрасаў у system.h і адпавядае фармату інструкцый RISC-V тыпу R.
· Мнемоніка можа выкарыстоўвацца для вызначэння карыстальніцкіх імёнаў для: — Згенераваных C-макрасаў у system.h.
— Згенераваная мнемоніка адладкі GDB у custom_instruction_debug.xml.

Звязаная інфармацыя
AN 977: Карыстальніцкая інструкцыя працэсара Nios V. Больш падрабязную інфармацыю пра карыстальніцкія інструкцыі, якія дазваляюць наладзіць працэсар Nios® V у адпаведнасці з патрэбамі канкрэтнага прыкладання.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 22

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
2.1.2. Вызначэнне праектавання кампанентаў сістэмы
Выкарыстоўвайце дызайнер платформы, каб вызначыць апаратныя характарыстыкі працэсарнай сістэмы Nios V і дадаць патрэбныя кампаненты. На наступнай дыяграме паказаны базавы праект працэсарнай сістэмы Nios V з наступнымі кампанентамі: · Ядро працэсара Nios V · Убудаваная памяць · JTAG UART · Інтэрвальны таймер (неабавязкова)(1)
Калі ў сістэму Platform Designer дадаецца новая ўбудаваная памяць, выканайце сінхранізацыю сістэмнай інфармацыі, каб адлюстраваць дададзеныя кампаненты памяці пры скідзе. Акрамя таго, вы можаце ўключыць аўтаматычную сінхранізацыю ў Platform Designer, каб аўтаматычна адлюстраваць апошнія змены кампанентаў.
Малюнак 11. Выпampпадключэнне працэсара Nios V да іншых перыферыйных прылад у Platform Designer

(1) Вы можаце выкарыстоўваць функцыі ўнутранага таймера Nios V для замены знешняга інтэрвальнага таймера ў Platform Designer.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 23

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
Вы таксама павінны вызначыць аперацыйныя кантакты для экспарту ў якасці каналаў у вашай сістэме Platform Designer. Напрыкладampг.зн., правільны спіс вывадаў для працы сістэмы FPGA вызначаны ніжэй, але не абмяжоўваецца наступным:
· Гадзіннік
· Скінуць
· Сігналы ўводу/вываду
2.1.3. Вызначэнне базавых адрасоў і прыярытэтаў запытаў перапыненняў
Каб вызначыць, як кампаненты, дададзеныя ў праект, узаемадзейнічаюць для фарміравання сістэмы, неабходна прызначыць базавыя адрасы для кожнага кампанента агента і прызначыць прыярытэты запытаў перапыненняў (IRQ) для J.TAG UART і інтэрвальны таймер. Канструктар платформы прапануе каманду — Прызначыць базавыя адрасы — якая аўтаматычна прызначае адпаведныя базавыя адрасы ўсім кампанентам у сістэме. Аднак вы можаце змяніць базавыя адрасы ў залежнасці ад вашых патрэб.
Ніжэй прыведзены некаторыя рэкамендацыі па прызначэнні базавых адрасоў:
· Ядро працэсара Nios V мае 32-бітны адрасны дыяпазон. Для доступу да кампанентаў агента іх базавы адрас павінен знаходзіцца ў дыяпазоне ад 0x00000000 да 0xFFFFFFFF.
· Праграмы Nios V выкарыстоўваюць сімвалічныя канстанты для спасылкі на адрасы. Вам не трэба выбіраць значэнні адрасоў, якія лёгка запомніць.
· Адрасы, якія адрозніваюць кампаненты толькі з розніцай у адзін біт, ствараюць больш эфектыўнае абсталяванне. Вам не трэба сціскаць усе базавыя адрасы ў найменшы магчымы дыяпазон адрасоў, таму што сцісканне можа стварыць менш эфектыўнае абсталяванне.
· Канструктар платформы не спрабуе выраўнаваць асобныя кампаненты памяці ў сумежным дыяпазоне памяці. Напрыкладampг.зн., калі вы хочаце, каб некалькі кампанентаў убудаванай памяці можна было адрасаваць як адзін сумежны дыяпазон памяці, вы павінны відавочна прызначыць базавыя адрасы.
Канструктар платформы таксама прапануе каманду аўтаматызацыі — Прызначыць нумары перапыненняў, якая злучае сігналы IRQ для атрымання дакладных вынікаў абсталявання. Аднак эфектыўнае прызначэнне IRQ патрабуе разумення агульнай паводзін сістэмы. Канструктар платформы не можа рабіць абгрунтаваныя здагадкі аб найлепшым прызначэнні IRQ.
Найменшае значэнне IRQ мае найвышэйшы прыярытэт. У ідэальнай сістэме Altera рэкамендуе, каб кампанент таймера меў IRQ з найвышэйшым прыярытэтам, г.зн. найніжэйшае значэнне, каб падтрымліваць дакладнасць такта сістэмнага гадзінніка.
У некаторых выпадках вы можаце прызначыць больш высокі прыярытэт перыферыйным прыладам рэальнага часу (напрыклад, відэакантролерам), што патрабуе больш высокай частаты перапыненняў, чым кампанентам таймера.
Звязаная інфармацыя
Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Дадатковая інфармацыя пра стварэнне сістэмы з дапамогай Platform Designer.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 24

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
2.2. Інтэграцыя сістэмы дызайнера платформаў у праект Quartus Prime
Пасля стварэння праекта сістэмы Nios V у Platform Designer выканайце наступныя задачы для інтэграцыі сістэмнага модуля Nios V у праект Quartus Prime FPGA. · Стварэнне экземпляра сістэмнага модуля Nios V у праекце Quartus Prime · Падключэнне сігналаў ад сістэмнага модуля Nios V да іншых сігналаў у логіцы FPGA · Прызначэнне размяшчэння фізічных вывадаў · Абмежаванне праекта FPGA
2.2.1. Стварэнне сістэмнага модуля працэсара Nios V у праекце Quartus Prime
Канструктар платформы генеруе аб'ект праектавання сістэмнага модуля, экземпляр якога можна стварыць у Quartus Prime. Спосаб стварэння экземпляра сістэмнага модуля залежыць ад метаду ўводу праекта ў цэлым для праекта Quartus Prime. Напрыкладampнапрыклад, калі вы выкарыстоўвалі Verilog HDL для ўводу праекта, стварыце экземпляр сістэмнага модуля на базе Verilog. Калі вы аддаеце перавагу выкарыстоўваць метад блок-схемы для ўводу праекта, стварыце экземпляр сімвала сістэмнага модуля .bdf. file.
2.2.2. Падключэнне сігналаў і прызначэнне фізічных месцазнаходжанняў вывадаў
Каб падключыць праект FPGA Altera да праекта на ўзроўні платы, выканайце наступныя задачы: · Вызначце верхняе ўзроўне file для вашага дызайну і сігналаў для падлучэння да знешняга Altera
Вывады прылад FPGA. · Зразумейце, якія вывады падключаць, з дапамогай кіраўніцтва карыстальніка па праектаванні платы або
схемы. · Прызначце сігналы ў канструкцыі верхняга ўзроўню портам на прыладзе Altera FPGA з дапамогай вываду
інструменты для выканання заданняў.
Ваша сістэма дызайнера платформы можа быць распрацоўкай верхняга ўзроўню. Аднак FPGA Altera можа таксама ўключаць дадатковую логіку ў залежнасці ад вашых патрэб і, такім чынам, уводзіць карыстальніцкую сістэму верхняга ўзроўню. fileВерхні ўзровень file злучае сігналы сістэмнага модуля працэсара Nios V з іншай логікай праектавання FPGA Altera.
Звязаная інфармацыя Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Абмежаванні дызайну
2.2.3. Абмежаванні на праектаванне FPGA Altera
Правільны праект сістэмы Altera FPGA ўключае абмежаванні праектавання, каб гарантаваць адпаведнасць праекта патрабаванням да часовага замыкання і іншым лагічным абмежаванням. Вы павінны абмежаваць свой праект Altera FPGA, каб ён адпавядаў гэтым патрабаванням, выкарыстоўваючы інструменты, прадстаўленыя ў праграмным забеспячэнні Quartus Prime, або ад старонніх пастаўшчыкоў EDA. Праграмнае забеспячэнне Quartus Prime выкарыстоўвае прадстаўленыя абмежаванні падчас этапу кампіляцыі, каб атрымаць аптымальныя вынікі размяшчэння.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 25

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
Звязаная інфармацыя · Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Абмежаванні праектавання · Партнёры старонніх EDA · Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Аналізатар сінхранізацыі
2.3. Праектаванне сістэмы памяці працэсара Nios V
У гэтым раздзеле апісаны найлепшыя практыкі выбару прылад памяці ва ўбудаванай сістэме Platform Designer з працэсарам Nios V і дасягнення аптымальнай прадукцыйнасці. Прылады памяці адыгрываюць вырашальную ролю ў паляпшэнні агульнай прадукцыйнасці ўбудаванай сістэмы. Убудаваная сістэмная памяць захоўвае інструкцыі і дадзеныя праграмы.
2.3.1. Энергазалежная памяць
Асноўным адрозненнем тыпу памяці з'яўляецца валацільнасць. Энергетычная памяць захоўвае свой змест толькі пакуль на прыладу памяці падаецца харчаванне. Як толькі вы адключаеце харчаванне, памяць губляе свой змест.
ExampНайменш залежнай памяццю з'яўляецца аператыўная памяць, кэш і рэгістры. Гэта хуткія тыпы памяці, якія павышаюць прадукцыйнасць. Altera рэкамендуе загружаць і выконваць інструкцыі працэсара Nios V у аператыўнай памяці і спалучаць IP-ядро Nios V з IP-пратаколам убудаванай памяці або IP-пратаколам інтэрфейсу знешняй памяці для аптымальнай прадукцыйнасці.
Каб палепшыць прадукцыйнасць, можна выключыць дадатковыя кампаненты адаптацыі Platform Designer, супаставіўшы тып або шырыню інтэрфейсу менеджара дадзеных працэсара Nios V з загрузачнай аператыўнай памяццю. НапрыкладampТакім чынам, вы можаце наладзіць убудаваную памяць II з 32-бітным інтэрфейсам AXI-4, які адпавядае інтэрфейсу менеджара дадзеных Nios V.
Звязаная інфармацыя · Інтэрфейсы знешняй памяці Цэнтр падтрымкі IP · Убудаваная памяць (RAM або ROM) Altera FPGA IP · Убудаваная памяць II (RAM або ROM) Altera FPGA IP · Працэсар Nios V Прыкладанне для выканання на месцы з OCRAM на старонцы 54
2.3.1.1. Канфігурацыя ўбудаванай памяці RAM або ROM
Вы можаце наладзіць IP-адрасы ўбудаванай памяці Altera FPGA як аператыўную памяць або ПЗП. · Аператыўная памяць забяспечвае магчымасці чытання і запісу і мае няўстойлівы характар. Калі вы
Пры загрузцы працэсара Nios V з убудаванай аператыўнай памяці неабходна пераканацца, што змесціва загрузкі захавана і не пашкоджана ў выпадку перазагрузкі падчас працы. · Калі працэсар Nios V загружаецца з ПЗП, любая памылка праграмнага забеспячэння ў працэсары Nios V не можа памылкова перазапісаць змесціва ўбудаванай памяці. Такім чынам, зніжаецца рызыка пашкоджання праграмнага забеспячэння загрузкі.
Звязаная інфармацыя · Убудаваная памяць (RAM або ROM) Altera FPGA IP · Убудаваная памяць II (RAM або ROM) Altera FPGA IP · Працэсар Nios V Прыкладанне для выканання на месцы з OCRAM на старонцы 54

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 26

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
2.3.1.2. Кэшы
Убудаваная памяць звычайна выкарыстоўваецца для рэалізацыі функцыянальнасці кэша з-за яе нізкай затрымкі. Працэсар Nios V выкарыстоўвае ўбудаваную памяць для кэшаў інструкцый і дадзеных. Абмежаваная ёмістасць убудаванай памяці звычайна не з'яўляецца праблемай для кэшаў, паколькі яны звычайна невялікія.
Кэшы звычайна выкарыстоўваюцца ў наступных умовах:
· Звычайная памяць размешчана па-за чыпам і мае большы час доступу, чым убудаваная памяць.
· Крытычныя для прадукцыйнасці раздзелы праграмнага кода могуць змяшчацца ў кэшы інструкцый, паляпшаючы прадукцыйнасць сістэмы.
· Найбольш часта выкарыстоўваная частка дадзеных, крытычна важная для прадукцыйнасці, можа змясціцца ў кэш дадзеных, што паляпшае прадукцыйнасць сістэмы.
Уключэнне кэшаў у працэсары Nios V стварае іерархію памяці, што мінімізуе час доступу да памяці.
2.3.1.2.1. Перыферыйны рэгіён
Любыя IP-адрасы ўбудаваных перыферыйных прылад, такія як UART, I2C і SPI, не павінны кэшавацца. Кэш настойліва рэкамендуецца для знешніх назапашвальнікаў, якія маюць доўгі час доступу, у той час як унутраныя начыпаныя назапашвальнікі могуць быць выключаны з-за іх кароткага часу доступу. Нельга кэшаваць ніякіх IP-адрасов убудаваных перыферыйных прылад, такіх як UART, I2C і SPI, за выключэннем назапашвальнікаў. Гэта важна, таму што падзеі ад знешніх прылад, такіх як абнаўленне мяккіх IP-адрасоў прыладамі-агентамі, не фіксуюцца кэшам працэсара і, у сваю чаргу, не атрымліваюцца працэсарам. У выніку гэтыя падзеі могуць заставацца незаўважанымі, пакуль вы не ачысціце кэш, што можа прывесці да непажаданых паводзін у вашай сістэме. Карацей кажучы, вобласць адлюстравання ў памяці IP-адрасоў убудаваных перыферыйных прылад не кэшуецца і павінна знаходзіцца ў перыферыйных абласцях працэсара.
Каб усталяваць перыферыйную вобласць, выканайце наступныя дзеянні:
1. Адкрыйце карту адрасоў сістэмы ў дызайнеры платформы.
2. Перайдзіце да адраснай карты мэнэджара інструкцый і мэнэджара дадзеных працэсара.
3. Вызначце перыферыйныя прылады і памяць у вашай сістэме.
Малюнак 12. Выпampле карты адрасоў

Заўвага: Сінія стрэлкі паказваюць на памяць. 4. Згрупуйце перыферыйныя прылады:
а. Памяць як кэшаваная б. Перыферыйныя прылады як некашаваныя

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 27

Табліца 19. Кэшаваныя і некэшаваныя вобласці

Падначалены

Карта адрасоў

Статус

Перыферыйны рэгіён

Памер

Базавы адрас

user_application_mem.s1

0x0 ~ 0x3ffff

Кэшуецца

Н/Д

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Некэшавана Кэшавана

65536 байт Няма дадзеных

0x40000 Н/Д

bootcopier_ram.s1 працэсар.timer_sw_agent паштовая скрыня.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Кэшуецца Некэшуецца Некэшуецца

144 байты (мінімальны памер — 65536 байт)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Не кэшуецца

uart.avalon_jtag_раб

0x54088 ~ 0x5408f

Не кэшуецца

5. Сумясціце перыферыйныя вобласці з іх канкрэтнымі памерамі:
· Для эксampнапрыклад, калі памер складае 65536 байтаў, гэта адпавядае 0x10000 байтам. Такім чынам, дазволены базавы адрас павінен быць кратным 0x10000.
· CPU.dm_agent выкарыстоўвае базавы адрас 0x40000, які кратны 0x10000. У выніку перыферыйная вобласць A памерам 65536 байт і базавым адрасам 0x40000 адпавядае патрабаванням.
· Базавы адрас калекцыі некэшыруемых рэгіёнаў па адрасе 0x54000 не з'яўляецца кратным 0x10000. Вам неабходна перапрызначыць іх на 0x60000 або іншы кратны 0x10000. Такім чынам, перыферыйны рэгіён B, які мае памер 65536 байт і базавы адрас 0x60000, адпавядае крытэрыям.

Табліца 20. Кэшаваныя і некэшаваныя вобласці з перапрызначэннем

Падначалены

Карта адрасоў

Статус

Перыферыйны рэгіён

Памер

Базавы адрас

user_application_mem.s1

0x0 ~ 0x3ffff

Кэшуецца

Н/Д

агент_cpu.dm

0x40000 ~ 0x4ffff

Некэшаваныя 65536 байт

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Кэшуецца

Н/Д

bootcopier_ram.s1 cpu.timer_sw_agent паштовая скрыня.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Кэшуецца Некэшуецца Некэшуецца Некэшуецца

144 байты (мінімальны памер — 65536 байт)

0x60000

uart.avalon_jtag_раб

0x60088 ~ 0x6008f

Не кэшуецца

2.3.1.3. Моцна звязаная памяць
Цесна звязаныя памяці (TCM) рэалізуюцца з выкарыстаннем убудаванай памяці, бо іх нізкая затрымка робіць іх добра прыдатнымі для гэтай задачы. TCM - гэта памяць, якая адлюстравана ў тыповай адраснай прасторы, але мае спецыяльны інтэрфейс для мікрапрацэсара і валодае высокапрадукцыйнымі ўласцівасцямі кэш-памяці з нізкай затрымкай. TCM таксама забяспечвае падпарадкаваны інтэрфейс для знешняга хоста. Працэсар і знешні хост маюць аднолькавы ўзровень дазволаў для апрацоўкі TCM.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 28

Адправіць водгук

Заўвага:

Калі падпарадкаваны порт TCM падлучаны да знешняга хаста, ён можа адлюстроўвацца з базавым адрасам, які адрозніваецца ад базавага адраса, прызначанага ў ядры працэсара. Altera рэкамендуе выраўнаваць абодва адрасы з аднолькавым значэннем.

2.3.1.4. Інтэрфейс знешняй памяці (EMIF)
EMIF (інтэрфейс знешняй памяці) функцыянуе падобна да SRAM (статычнай памяці з выпадковым доступам), але яна дынамічная і патрабуе перыядычнага абнаўлення для падтрымання свайго зместу. Дынамічныя ячэйкі памяці ў EMIF значна меншыя за статычныя ячэйкі памяці ў SRAM, што прыводзіць да большай ёмістасці і больш нізкай кошту прылад памяці.
Акрамя патрабаванняў да абнаўлення, EMIF мае спецыфічныя патрабаванні да інтэрфейсу, якія часта патрабуюць спецыялізаванага абсталявання кантролера. У адрозненне ад SRAM, якая мае фіксаваны набор адрасных ліній, EMIF арганізуе сваю прастору памяці ў банкі, радкі і слупкі. Пераключэнне паміж банкамі і радкамі стварае некаторыя накладныя выдаткі, таму для эфектыўнага выкарыстання EMIF неабходна старанна ўпарадкаваць доступ да памяці. EMIF таксама мультыплексуе адрасы радкоў і слупкоў па тых жа адрасных лініях, памяншаючы колькасць вывадаў, неабходных для зададзенага памеру EMIF.
Больш хуткасныя версіі EMIF, такія як DDR, DDR2, DDR3, DDR4 і DDR5, усталёўваюць строгія патрабаванні да цэласнасці сігналу, якія павінны ўлічваць распрацоўшчыкі друкаваных плат.
Прылады EMIF з'яўляюцца аднымі з самых эканамічна эфектыўных і ёмістых тыпаў аператыўнай памяці, што робіць іх папулярным варыянтам. Ключавым кампанентам інтэрфейсу EMIF з'яўляецца IP-адрас EMIF, які кіруе задачамі, звязанымі з мультыплексаваннем адрасоў, абнаўленнем і пераключэннем паміж радкамі і банкамі. Такая канструкцыя дазваляе астатняй частцы сістэмы атрымліваць доступ да EMIF без неабходнасці разумець яе ўнутраную архітэктуру.

Звязаная інфармацыя Інтэрфейсы знешняй памяці Цэнтр падтрымкі IP

2.3.1.4.1. Адрас IP-адраса пашыральніка дыяпазону
Пашыральнік прастору адрасоў Altera FPGA IP дазваляе інтэрфейсам хоста з адлюстраваннем памяці атрымліваць доступ да большай або меншай карты адрасоў, чым дазваляе шырыня іх адрасных сігналаў. Пашыральнік прастору адрасоў IP падзяляе адрасную прастору на некалькі асобных вокнаў, каб хост мог атрымаць доступ да адпаведнай часткі памяці праз гэта акно.
Пашыральнік адрасоў не абмяжоўвае шырыню хаста і агента 32-бітнай і 64-бітнай канфігурацыяй. Вы можаце выкарыстоўваць пашыральнік адрасоў з адраснымі вокнамі 1-64 біты.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 29

Малюнак 13. Пашыральнік дыяпазону адрасоў Altera FPGA IP
Адрас агента

Пашыральнік адраснага дыяпазону

Табліца адлюстравання
Порт кіравання А

…

Рэгістр кіравання 0 Рэгістр кіравання Z-1

Пашыраны адрас хаста H

Звязаная інфармацыя
Кіраўніцтва карыстальніка Quartus® Prime Pro Edition: Канструктар платформы. Больш падрабязную інфармацыю глядзіце ў тэме Address Span Extender Intel® FPGA IP.

2.3.1.4.2. Выкарыстанне пашыральніка дыяпазону адрасоў IP з працэсарам Nios V
32-бітны працэсар Nios V можа адрасаваць да 4 ГБ адраснага дыяпазону. Калі EMIF змяшчае больш за 4 ГБ памяці, гэта перавышае максімальны падтрыманы адрасны дыяпазон, што прыводзіць да памылкі сістэмы Platform Designer. Для вырашэння гэтай праблемы патрабуецца IP-адрас Address Span Extender шляхам падзелу адной адраснай прасторы EMIF на некалькі меншых вокнаў.
«Альтэра» рэкамендуе ўлічваць наступныя параметры.

Табліца 21. Параметры пашыральніка дыяпазону адрасоў

Параметр

Рэкамендуемыя налады

Шырыня шляху даных
Пашыраная шырыня адраса галоўнага байта

Выберыце 32-бітны варыянт, што адпавядае 32-бітнаму працэсару. Залежыць ад памеру памяці EMIF.

Шырыня адраса падпарадкаванага слова Шырыня падліковай колькасці

Выберыце 2 ГБ або менш. Астатні адрасны дыяпазон працэсара Nios V зарэзерваваны для іншых убудаваных мяккіх IP-адрасоў.
Пачніце з 1 і паступова павялічвайце гэта значэнне для паляпшэння прадукцыйнасці.

Колькасць падвокан

Выберыце 1 падакно, калі вы падключаеце EMIF да працэсара Nios V як памяць інструкцый і дадзеных, або абодва. Пераключэнне паміж некалькімі падакнамі, пакуль працэсар Nios V выконвае задачы з EMIF, небяспечнае.

Уключыць падпарадкаваны порт кіравання

Адключыце порт кіравання падпарадкаванага працэсара, калі вы падключаеце EMIF да працэсара Nios V у якасці памяці інструкцый і/або дадзеных. Тыя ж пытанні, што і для колькасці падвокенаў.

Максімальная колькасць чакаючых чытанняў

Пачніце з 1 і паступова павялічвайце гэта значэнне для паляпшэння прадукцыйнасці.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 30

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
Малюнак 14. Падключэнне мэнэджара інструкцый і дадзеных да пашыральніка прамежку адрасоў

Малюнак 15. Адрасная карта

Звярніце ўвагу, што пашыральнік адраснага дыяпазону можа атрымаць доступ да ўсёй прасторы памяці EMIF аб'ёмам 8 ГБ. Аднак праз пашыральнік адраснага дыяпазону працэсар Nios V можа атрымаць доступ толькі да першай прасторы памяці EMIF аб'ёмам 1 ГБ.

Малюнак 16. Спрошчаная блок-схема

Сістэма канструктара платформы

Засталося 3 ГБ

Адрас працэсара Nios V

span прызначаны для ўбудаваных

NNioios sVV PProrocecsesosor r
M

мяккія IP-адрасы ў адной сістэме.
Акно памерам 1 ГБ

Адрасны дыяпазон

Пашыральнік

Толькі першы 1 ГБ

Памяць EMIF падключана да Nios V

EMIF

працэсар.

8 ГБ
S

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 31

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
2.3.1.4.3. Вызначэнне пашыральніка дыяпазону адрасоў кампаноўшчыка памяці 1. Вызначце пашыральнік дыяпазону адрасоў (EMIF) як вектар скіду. Акрамя таго, вы можаце прызначыць вектар скіду працэсара Nios V іншым прыладам памяці, такім як OCRAM або флэш-памяць.
Малюнак 17. Некалькі варыянтаў у якасці вектара скіду
Аднак рэдактар пакета падтрымкі платы (BSP) не можа аўтаматычна зарэгістраваць пашыральнік дыяпазону адрасоў (EMIF) як сапраўдную памяць. У залежнасці ад зробленага вамі выбару, вы ўбачыце дзве розныя сітуацыі, як паказана на наступных малюнках. Малюнак 18. Памылка BSP пры вызначэнні пашыральніка дыяпазону адрасоў (EMIF) як вектара скіду.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 32

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
Малюнак 19. Адсутнасць EMIF пры вызначэнні іншых аб'ектаў памяці як вектара скіду

2. Вы павінны ўручную дадаць пашыральнік дыяпазону адрасоў (EMIF) з дапамогай параметраў «Дадаць прыладу памяці», «Дадаць рэгіён памяці кампаноўшчыка» і «Дадаць адлюстраванні раздзелаў кампаноўшчыка» на ўкладцы «Сцэнар кампаноўшчыка BSP».
3. Выканайце наступныя дзеянні:
а. Вызначце дыяпазон адрасоў пашыральніка дыяпазону адрасоў з дапамогай карты памяці (напрыклад,ampНа наступным малюнку выкарыстоўваецца дыяпазон пашыральніка адрасоў ад 0x0 да 0x3fff_ffff).
Малюнак 20. Карта памяці

b. Націсніце «Дадаць прыладу памяці» і запоўніце палі ў адпаведнасці з інфармацыяй з карты памяці вашага праекта: i. Назва прылады: emif_ddr4. Заўвага: пераканайцеся, што вы скапіравалі тую ж назву з карты памяці. ii. Базавы адрас: 0x0 iii. Памер: 0x40000000
c. Націсніце «Дадаць», каб дадаць новую вобласць памяці кампаноўшчыка:

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 33

Табліца 22. Дадаванне вобласці памяці кампаноўшчыка

крокі

Скінуць вектар

emif_ddr4

Іншыя ўспаміны

Дадайце новую вобласць памяці кампаноўшчыка пад назвай reset. Дадайце новую вобласць памяці кампаноўшчыка для

· Назва рэгіёна: скінуць

emif_ddr4.

· Памер рэгіёна: 0x20

· Назва рэгіёна: emif_ddr4

· Прылада памяці: emif_ddr4

· Памер рэгіёна: 0x40000000

· Зрушэнне памяці: 0x0

· Прылада памяці: emif_ddr4

· Зрушэнне памяці: 0x0

Дадайце новую вобласць памяці кампаноўшчыка для

астатнія emif_ddr4.

· Назва рэгіёна: emif_ddr4

· Памер рэгіёна: 0x3fffffe0

· Прылада памяці: emif_ddr4

· Зрушэнне памяці: 0x20

Малюнак 21. Вобласць лінкера пры вызначэнні пашыральніка адраснага прамежку (EMIF) як вектара скіду

Малюнак 22. Вобласць лінкера пры вызначэнні іншых успамінаў як вектара скіду
г. Пасля дадання emif_ddr4 да BSP вы можаце выбраць яго для любой секцыі кампаноўшчыка.
Малюнак 23. Пашыральнік адраснага дыяпазону (EMIF) паспяхова дададзены

д. Ігнаруйце папярэджанне аб тым, што прылада памяці emif_ddr4 не бачная ў канструкцыі SOPC.
f. Перайдзіце да генерацыі BSP.
Звязаная інфармацыя Уводзіны ў метады загрузкі працэсара Nios V на старонцы 51

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 34

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
2.3.2. Энерганезалежная памяць
Энергетычная памяць захоўвае свой змест пасля адключэння харчавання, што робіць яе добрым выбарам для захоўвання інфармацыі, якую сістэма павінна атрымаць пасля цыкла ўключэння і выключэння харчавання. Энергетычная памяць звычайна захоўвае загрузачны код працэсара, пастаянныя налады праграм і дадзеныя канфігурацыі Altera FPGA. Нягледзячы на тое, што энерганезалежная памяць мае перавагу...tage of retaining its data when you remove the power, it is much slower compare to volatile memory, and often has more complex writing and erasing procedures. Non-volatile memory is also usually only guaranteed to be erasable a given number of times, after which it may fail.
ExampДа энерганезалежнай памяці адносяцца ўсе тыпы флэш-памяці, EPROM і EEPROM. Altera рэкамендуе захоўваць бітавыя патокі Altera FPGA і вобразы праграм Nios V у энерганезалежнай памяці і выкарыстоўваць паслядоўную флэш-памяць у якасці загрузачнай прылады для працэсараў Nios V.
Звязаная інфармацыя
· Кіраўніцтва карыстальніка для агульнага паслядоўнага інтэрфейсу флэш-памяці Altera FPGA IP
· Кіраўніцтва карыстальніка кліента паштовай скрыні Altera FPGA IP · Кіраўніцтва карыстальніка флэш-памяці MAX® 10: ядро флэш-памяці на чыпе Altera FPGA IP
2.4. Найлепшыя практыкі фіксацыі рытмаў і скіду налад
Важна разумець, як тактавая вобласць і вобласць скіду працэсара Nios V узаемадзейнічаюць з кожнай падключанай перыферыйнай прыладай. Простая сістэма з працэсарам Nios V пачынаецца з адной тактавай вобласці, і ў сістэме з некалькімі тактавымі вобласці ўсё можа ўскладніцца, калі хуткая тактавая вобласць сутыкаецца з павольнай тактавай вобласцю. Вам трэба ўлічваць і разумець, як гэтыя розныя вобласці паслядоўна працуюць пасля скіду, і пераканацца, што няма ніякіх нязначных праблем.
Для найлепшай практыкі Altera рэкамендуе размяшчаць працэсар Nios V і загрузачную памяць у адным тактавым дамене. Не вызваляйце працэсар Nios V ад скіду ў хуткім тактавым дамене, калі ён загружаецца з памяці, якая знаходзіцца ў вельмі павольным тактавым дамене, што можа прывесці да памылкі выбаркі інструкцый. Вам можа спатрэбіцца некаторая ручная паслядоўнасць, акрамя той, якую прадугледжвае Platform Designer па змаўчанні, і сплануйце тапалогію скіду адпаведна ў залежнасці ад вашага выпадку выкарыстання. Калі вы хочаце скінуць сістэму пасля таго, як яна ўключыцца і будзе працаваць некаторы час, прымяняйце тыя ж меркаванні да паслядоўнасці скіду сістэмы і патрабавання ініцыялізацыі пасля скіду.
2.4.1. Сістэма JTAG Гадзіннік
Вызначэнне абмежаванняў тактавай частаты ў кожнай сістэме працэсараў Nios V з'яўляецца важным фактарам пры праектаванні сістэмы і патрабуецца для яе карэктнасці і дэтэрмінаванай паводзін. Аналізатар сінхранізацыі Quartus Prime выконвае статычны аналіз сінхранізацыі для праверкі сінхранізацыі ўсёй логікі ў вашай канструкцыі з выкарыстаннем стандартнай галіновай методыкі абмежаванняў, аналізу і справаздачнасці.
Examp1. Базавы тактавы сігнал 100 МГц з каэфіцыентам запаўнення 50/50 і частатой 16 МГц JTAG Гадзіннік
#******************************************************************** # Стварыць тактавую частоту 100 МГц #**************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Стварыць тактавую частоту 16 МГцTAG Гадзіннік #************************

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 35

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}]
Related Information Quartus Prime Timing Analyzer Cookbook
2.4.2. Інтэрфейс запыту на скід
Працэсар Nios V мае дадатковую функцыю запыту на скід. Функцыя запыту на скід складаецца з сігналаў reset_req і reset_req_ack.
Каб уключыць запыт на скід у Platform Designer: 1. Запусціце рэдактар IP-параметраў працэсара Nios V. 2. У наладах «Выкарыстоўваць запыт на скід» уключыце «Дадаць інтэрфейс запыту на скід».
варыянт.
Малюнак 24. Уключыць запыт на скід працэсара Nios V
Сігнал reset_req дзейнічае як перапыненне. Калі вы задаеце reset_req, вы запытваеце скід да ядра. Ядро чакае завяршэння любой невыкананай транзакцыі шыны. Напрыкладampг.зн., калі ёсць чаканая транзакцыя доступу да памяці, ядро чакае поўнага адказу. Аналагічна, ядро прымае любы чаканы адказ на інструкцыю, але не выдае запыт на інструкцыю пасля атрымання сігналу reset_req.
Аперацыя скіду складаецца з наступнага парадку: 1. Завяршэнне ўсіх чаканых аперацый 2. Прамыванне ўнутранага канвеера 3. Усталёўка лічыльніка праграм у вектар скіду 4. Скід ядра Уся аперацыя скіду займае некалькі тактаў. reset_req павінен заставацца ўстаноўленым, пакуль не будзе ўстаноўлены reset_req_ack, што паказвае на паспяховае завяршэнне аперацыі скіду ядра. Невыкананне гэтага прывядзе да таго, што стан ядра будзе недэтэрмінаваным.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 36

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
2.4.2.1. Тыповыя выпадкі выкарыстання
· Вы можаце падаць сігнал reset_req пры ўключэнні харчавання, каб прадухіліць выкананне праграмы ядром працэсара Nios V з вектара скіду, пакуль іншыя FPGA-хасты ў сістэме не ініцыялізуюць загрузачную памяць працэсара Nios V. У гэтым выпадку ўся падсістэма можа перажыць чысты апаратны скід. Працэсар Nios V на нявызначаны тэрмін знаходзіцца ў стане запыту на скід, пакуль іншыя FPGA-хасты не ініцыялізуюць загрузачную памяць працэсара.
· У сістэме, дзе неабходна скінуць налады ядра працэсара Nios V, не парушаючы працу астатняй часткі сістэмы, можна выпрацаваць сігнал reset_req, каб цалкам спыніць бягучую працу ядра і перазапусціць працэсар з вектара скіду, як толькі сістэма адпусціць сігнал reset_req_ack.
· Знешні хост можа выкарыстоўваць інтэрфейс запыту на скід, каб спрасціць рэалізацыю наступных задач:
— Спыніць бягучую праграму працэсараў Nios V.
— Загрузіць новую праграму ў загрузачную памяць працэсара Nios V.
— Дазвольце працэсару пачаць выкананне новай праграмы.
Кампанія Altera рэкамендуе рэалізаваць механізм тайм-аўту для кантролю стану сігналу reset_req_ack. Калі ядро працэсара Nios V трапляе ў стан бясконцага чакання і спыняецца па невядомай прычыне, reset_req_ack не можа спрацоўваць бясконца. Механізм тайм-аўту дазваляе:
· Вызначыць перыяд часу аднаўлення і выканаць аднаўленне сістэмы са скідам на ўзроўні сістэмы.
· Выканайце скід налад на апаратным узроўні.
2.4.3. Скінуць IP-адрас выпуску
Прылады на базе Altera SDM выкарыстоўваюць паралельную сектарную архітэктуру, якая размяркоўвае логіку асноўнай сеткі паміж некалькімі сектарамі. Altera рэкамендуе выкарыстоўваць IP-адрас Reset Release Altera FPGA у якасці аднаго з пачатковых уваходаў у схему скіду. Да прылад на базе Intel® SDM адносяцца прылады Stratix® 10 і Agilex™. Прылады на базе блокаў кіравання не падпадаюць пад гэтае патрабаванне.
Звязаная інфармацыя
AN 891: Выкарыстанне скіду і спускання Altera FPGA IP
2.5. Прызначэнне агента па змаўчанні
Канструктар платформы дазваляе вам задаць агент па змаўчанні, які будзе выконваць ролю агента па змаўчанні для адказу на памылкі. Прызначаны вамі агент па змаўчанні забяспечвае службу адказу на памылкі для хостаў, якія спрабуюць недэкадаваны доступ да карты адрасоў.
Наступныя сцэнарыі выклікаюць недэкадаваную падзею:
· Парушэнне стану бяспекі транзакцый шыны
· Доступ да транзакцый у нявызначанай вобласці памяці
· Выключная падзея і г.д.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 37

Для апрацоўкі такіх падзей павінен быць прызначаны агент па змаўчанні, калі нявызначаная транзакцыя перанакіроўваецца да агента па змаўчанні і пасля гэтага адказвае працэсару Nios V памылкай.
Звязаная інфармацыя
· Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Канструктар платформы. Прызначэнне агента па змаўчанні
· Кіраўніцтва карыстальніка Quartus Prime Pro Edition: Канструктар платформы. Рэакцыя на памылкі Slave Altera FPGA IP
· Github – Дадатковыя кампаненты скіду для Qsys

2.6. Прызначэнне агента UART для друку
Друк карысны для адладкі праграмнага забеспячэння, а таксама для маніторынгу стану вашай сістэмы. Altera рэкамендуе друкаваць асноўную інфармацыю, такую як паведамленне аб запуску, паведамленне пра памылку і прагрэс выканання праграмнага забеспячэння.
Пазбягайце выкарыстання функцыі бібліятэкі printf() у наступных абставінах: · Бібліятэка printf() прыводзіць да прыпынку праграмы, калі ніводзін хост не чытае вывад.
Гэта датычыцца J.TAG Толькі UART. · Бібліятэка printf() спажывае вялікі аб'ём праграмнай памяці.

2.6.1. Прадухіленне зрываў з боку JTAG UART

Табліца 23. Адрозненні паміж традыцыйным UART і JTAG UART

Тып UART Традыцыйны UART

Апісанне
Перадае паслядоўныя дадзеныя незалежна ад таго, ці праслухоўвае знешні хост. Калі ні адзін хост не чытае паслядоўныя дадзеныя, дадзеныя губляюцца.

JTAG UART

Запісвае перададзеныя дадзеныя ў выходны буфер і абапіраецца на знешні хост для чытання з буфера, каб ачысціць яго.

ДжTAG Драйвер UART чакае, калі выхадны буфер запоўнены. JTAG Драйвер UART чакае, пакуль знешні хост прачытае выходны буфер, перш чым запісаць далейшыя перададзеныя дадзеныя. Гэты працэс прадухіляе страту перададзеных дадзеных.
Аднак, калі адладка сістэмы не патрабуецца, напрыклад, падчас вытворчасці, убудаваныя сістэмы разгортваюцца без падлучанага да J галоўнага ПК.TAG UART. Калі сістэма выбрала JTAG UART у якасці агента UART можа прывесці да застою сістэмы, бо знешні хост не падключаны.
Каб прадухіліць затор з-за JTAG UART, ужывайце адзін з наступных варыянтаў:

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 38

Адправіць водгук

Табліца 24. Прадухіленне звальвання з дапамогай JTAG UART

Параметры
Няма інтэрфейсу і драйвера UART
Выкарыстоўвайце іншы інтэрфейс і драйвер UART
Захаваць JTAG Інтэрфейс UART (без драйвера)

Падчас распрацоўкі абсталявання (у дызайнеры платформы)

Падчас распрацоўкі праграмнага забеспячэння (у рэдактары пакетаў падтрымкі платы)

Выдаліць JTAG UART ад сістэмы

Наладзьце hal.stdin, hal.stdout і hal.stderr як None.

Замяніць JTAG UART з іншымі праграмнымі сродкамі. Наладзьце hal.stdin, hal.stdout і hal.stderr.

IP-адрас UART

з іншымі мяккімі UART IP.

Захаваць JTAG UART у сістэме

· Наладзьце hal.stdin, hal.stdout і hal.stderr як None у рэдактары пакетаў падтрымкі платы.
· Адключыць JTAG Драйвер UART на ўкладцы драйвера BSP.

2.7. ДжTAG Сігналы
Модуль адладкі працэсара Nios V выкарыстоўвае JTAG інтэрфейс для загрузкі праграмнага забеспячэння ELF і адладкі праграмнага забеспячэння. Калі вы адладжваеце свой праект з дапамогай JTAG інтэрфейс, JTAG Сігналы TCK, TMS, TDI і TDO рэалізаваны як частка праекта. Указанне JTAG Абмежаванні сігналаў у кожнай працэсарнай сістэме Nios V з'яўляюцца важным фактарам пры праектаванні сістэмы і неабходныя для карэктнасці і дэтэрмінаванай паводзін.
Altera рэкамендуе, каб частата сістэмнага такта любой канструкцыі была як мінімум у чатыры разы вышэйшая за J.TAG тактавую частату, каб забяспечыць належную працу ядра ўбудаванай апаратуры (OCI).
Звязаная інфармацыя · Даведнік па аналізатары прайм-сінхранізацыі Quartus®: JTAG Сігналы
Для атрымання дадатковай інфармацыі пра ДжTAG рэкамендацыі па абмежаваннях часу. · KDB: Чаму niosv-download не атрымліваецца з неканвеерным працэсарам Nios® V/m на
JTAG частата 24 МГц ці 16 МГц?
2.8. Аптымізацыя прадукцыйнасці сістэмы дызайнера платформы
Канструктар платформы прадастаўляе інструменты для аптымізацыі прадукцыйнасці сістэмных узаемасувязяў для праектаў FPGA Altera.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 39

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime
726952 | 2025.07.16
Малюнак 25. Прыклад аптымізацыіampлес

Былыampпаказаны на малюнку ле дэманструе наступныя крокі:
1. Дадае мост канвеера для палягчэння крытычных шляхоў шляхам яго размяшчэння: а. Паміж менеджарам інструкцый і яго агентамі б. Паміж менеджарам дадзеных і яго агентамі
2. Ужывайце сапраўдную двухпортовую ўбудаваную аператыўную памяць, прычым кожны порт прызначаны адпаведна для менеджара інструкцый і менеджара дадзеных.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 40

Адправіць водгук

2. Праектаванне апаратнага забеспячэння працэсара Nios V з дапамогай праграмнага забеспячэння і дызайнера платформаў Quartus Prime 726952 | 2025.07.16
Звярніцеся да наступных спасылак, у якіх прадстаўлены метады выкарыстання даступных інструментаў і кампрамісы кожнай рэалізацыі.
Звязаная інфармацыя · Кіраўніцтва карыстальніка Quartus® Prime Pro Edition: Канструктар платформы
Больш падрабязную інфармацыю глядзіце ў тэме Аптымізацыя прадукцыйнасці сістэмы дызайнера платформы. · Кіраўніцтва карыстальніка Quartus® Prime Standard Edition: Дызайнер платформы Больш падрабязную інфармацыю глядзіце ў тэме Аптымізацыя прадукцыйнасці сістэмы дызайнера платформы.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 41

726952 | 2025.07.16 Адправіць водгук

3. Распрацоўка праграмнага забеспячэння працэсара Nios V
У гэтым раздзеле апісваецца працэс распрацоўкі праграмнага забеспячэння для працэсара Nios V і праграмныя інструменты, якія можна выкарыстоўваць пры распрацоўцы ўбудаванай сістэмы праектавання. Змест служыць агульным аглядам.view перад распрацоўкай праграмнай сістэмы працэсара Nios V.
Малюнак 26. Схема праектавання праграмнага забеспячэння
Пачаць

Стварыце BSP у дызайнеры платформы з дапамогай рэдактара BSP

Генерацыя BSP з дапамогай каманднай абалонкі Nios V
Стварыць зборку прыкладання CMake File Выкарыстанне каманднай абалонкі Nios V

Заўвага:

Імпартаваць BSP і зборку прыкладання CMake File
Стварыце праграму для працэсара Nios V з дапамогай
RiscFree IDE для Intel FPGA

Стварыце прыкладанне Nios V Processor, выкарыстоўваючы любы
рэдактар зыходнага кода каманднага радка, CMake і Make
каманды
Канец

Для распрацоўкі і адладкі праграмнага забеспячэння кампанія Altera рэкамендуе выкарыстоўваць камплект распрацоўкі Altera FPGA або спецыяльную плату-прататып. Многія перыферыйныя прылады і функцыі сістэмнага ўзроўню даступныя толькі тады, калі праграмнае забеспячэнне працуе на рэальнай плаце.

© Карпарацыя Altera. Altera, лагатып Altera, лагатып «a» і іншыя гандлёвыя маркі Altera з'яўляюцца гандлёвымі маркамі карпарацыі Altera. Altera пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Altera не нясе ніякай адказнасці, якая ўзнікае ў выніку прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных у гэтым дакуменце, за выключэннем выпадкаў, калі гэта відавочна ўзгоднена ў пісьмовай форме з боку Altera. Кліентам Altera рэкамендуецца атрымаць апошнюю версію спецыфікацый прылад, перш чым спадзявацца на любую апублікаваную інфармацыю і перад тым, як рабіць заказы на прадукты або паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых асоб.

3. Праектаванне праграмнага забеспячэння працэсара Nios V 726952 | 2025.07.16
3.1. Схема распрацоўкі праграмнага забеспячэння для працэсара Nios V
3.1.1. Праект пакета мер падтрымкі савета дырэктараў
Праект пакета падтрымкі платы Nios V (BSP) — гэта спецыялізаваная бібліятэка, якая змяшчае код падтрымкі, спецыфічны для сістэмы. BSP забяспечвае асяроддзе выканання праграмнага забеспячэння, наладжанае для аднаго працэсара ў апаратнай сістэме працэсараў Nios V.
Праграмнае забеспячэнне Quartus Prime прапануе рэдактар пакетаў падтрымкі плат Nios V і ўтыліту niosv-bsp для змены параметраў, якія кіруюць паводзінамі платы BSP.
BSP змяшчае наступныя элементы: · Узровень абстракцыі абсталявання · Драйверы прылад · Дадатковыя праграмныя пакеты · Дадатковая аперацыйная сістэма рэальнага часу
3.1.2. Праект прыкладання
Праект прыкладання Nios VC/C++ мае наступныя асаблівасці: · Складаецца з набору зыходнага кода і файла CMakeLists.txt.
— Файл CMakeLists.txt кампілюе зыходны код і звязвае яго з BSP і адной або некалькімі дадатковымі бібліятэкамі для стварэння аднаго файла .elf. file
· Адна з крыніц files змяшчае функцыю main(). · Уключае код, які выклікае функцыі ў бібліятэках і BSP.
Altera прапануе ўтыліту niosv-app у складзе праграмных утыліт Quartus Prime для стварэння прыкладання CMakeLists.txt і RiscFree IDE для FPGA Altera для змены зыходнага кода ў асяроддзі на базе Eclipse.
3.2. Інструменты распрацоўкі ўбудаваных FPGA Altera
Працэсар Nios V падтрымлівае наступныя інструменты для распрацоўкі праграмнага забеспячэння: · Графічны інтэрфейс карыстальніка (GUI) – графічныя інструменты распрацоўкі, даступныя ў
Аперацыйныя сістэмы (АС) Windows* і Linux*. — Рэдактар пакетаў падтрымкі плат Nios V (рэдактар Nios V BSP) — Ashling RiscFree IDE для FPGA Altera · Інструменты каманднага радка (CLI) — Інструменты распрацоўкі, якія запускаюцца з каманднага радка Nios V. Кожны інструмент мае ўласную дакументацыю ў выглядзе даведкі, даступнай з каманднага радка. Адкрыйце камандны радок Nios V і ўвядзіце наступную каманду: — дапамагчы view меню Даведка. — Інструменты Nios V Utilities — File Інструменты пераўтварэння фарматаў — Іншыя ўтыліты

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 43

3. Праектаванне праграмнага забеспячэння працэсара Nios V 726952 | 2025.07.16

Табліца 25. Зводка задач інструментаў графічнага інтэрфейсу і інструментаў каманднага радка

Задача

Інструмент GUI

Інструмент каманднага радка

Стварэнне BSP

Рэдактар BSP Nios V

· У праграмным забеспячэнні Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [ПАРАМЕТРЫ] settings.bsp
· У праграмным забеспячэнні Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [ПАРАМЕТРЫ] settings.bsp

Стварэнне BSP з выкарыстаннем існуючага .bsp file
Абнаўленне BSP

Рэдактар Nios V BSP Рэдактар Nios V BSP

niosv-bsp -g [ПАРАМЕТРЫ] settings.bsp niosv-bsp -u [ПАРАМЕТРЫ] settings.bsp

Вывучэнне BSP

Рэдактар BSP Nios V

niosv-bsp -q -E= [ПАРАМЕТРЫ] settings.bsp

Стварэнне прыкладання

–

niosv-app -a= -b= -s= fileкаталог s> [ПАРАМЕТРЫ]

Стварэнне бібліятэкі карыстальніка

–

niosv-app -l= -s= files каталог> -p= [ПАРАМЕТРЫ]

Змяненне праграмы Змяненне бібліятэкі карыстальніка Стварэнне праграмы

RiscFree IDE для ПЛІС Altera
RiscFree IDE для ПЛІС Altera
RiscFree IDE для ПЛІС Altera

Любы рэдактар зыходнага кода каманднага радка
Любы рэдактар зыходнага кода каманднага радка
· зрабіць · зрабіць

Стварэнне бібліятэкі карыстальнікаў

RiscFree IDE для ПЛІС Altera

· зрабіць · зрабіць

Загрузка прыкладання ELF
Пераўтварэнне .elf file

RiscFree IDE для ПЛІС Altera
–

niosv-спампаваць
· elf2flash · elf2hex

Звязаная інфармацыя
Кіраўніцтва карыстальніка па інтэграваным асяроддзі распрацоўкі (IDE) Ashling RiscFree для FPGA Altera

3.2.1. Рэдактар пакетаў падтрымкі плат працэсара Nios V
Вы можаце выкарыстоўваць рэдактар BSP працэсара Nios V для выканання наступных задач: · Стварэнне або змяненне праекта BSP працэсара Nios V · Рэдагаванне налад, рэгіёнаў кампаноўшчыкаў і адлюстраванняў раздзелаў · Выбар праграмных пакетаў і драйвераў прылад.
Магчымасці рэдактара BSP ўключаюць магчымасці ўтыліт niosv-bsp. Любы праект, створаны ў рэдактары BSP, таксама можна стварыць з дапамогай утыліт каманднага радка.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 44

Адправіць водгук

3. Праектаванне праграмнага забеспячэння працэсара Nios V 726952 | 2025.07.16

Заўвага:

Інструкцыі па выкліку графічнага інтэрфейсу рэдактара BSP для праграмнага забеспячэння Quartus Prime Standard Edition глядзіце ў AN 980: Працэсар Nios V. Падтрымка праграмнага забеспячэння Quartus Prime.

Каб запусціць рэдактар BSP, выканайце наступныя дзеянні: 1. Адкрыйце дызайнер платформы і перайдзіце да File меню.
а. Каб адкрыць існуючую наладу BSP file, націсніце «Адкрыць»… b. Каб стварыць новы BSP, націсніце «Новы BSP»… 2. Абярыце ўкладку «Рэдактар BSP» і запоўніце адпаведныя звесткі.

Малюнак 27. Запуск рэдактара BSP

Звязаная інфармацыя AN 980: Працэсар Nios V, падтрымка праграмнага забеспячэння Quartus Prime
3.2.2. Ідэальнае асяроддзе распрацоўкі RiscFree для ПЛІС Altera
Ідэальнае асяроддзе распрацоўкі RiscFree для FPGA Altera — гэта ідэальнае асяроддзе распрацоўкі на базе Eclipse для працэсара Nios V. Altera рэкамендуе распрацоўваць праграмнае забеспячэнне працэсара Nios V у гэтым ідэальным асяроддзі па наступных прычынах: · Функцыі распрацаваны і правераны на сумяшчальнасць з Nios V.
працэс зборкі працэсара. · Абсталяваны ўсімі неабходнымі наборамі інструментаў і дапаможнымі інструментамі, якія дазваляюць вам
каб лёгка пачаць распрацоўку працэсара Nios V.
Звязаная інфармацыя Інтэграванае асяроддзе распрацоўкі (IDE) Ashling RiscFree для кіраўніцтва карыстальніка FPGA Altera
3.2.3. Інструменты Nios V Utilities
Вы можаце ствараць, змяняць і збіраць праграмы Nios V з дапамогай каманд, якія ўводзяцца ў камандным радку або ўбудаваныя ў скрыпт. Інструменты каманднага радка Nios V, апісаныя ў гэтым раздзеле, знаходзяцца ў Каталог /niosv/bin.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 45

3. Праектаванне праграмнага забеспячэння працэсара Nios V 726952 | 2025.07.16

Табліца 26. Інструменты Nios V Utilities

Інструменты каманднага радка

Рэзюмэ

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Каб стварыць і наладзіць праект прыкладання.
Каб стварыць або абнавіць налады BSP file і стварыць BSP fileс. Каб спампаваць ELF file да працэсара Nios® V.
Каб адкрыць камандную абалонку Nios V. Каб паведаміць вам пра астатнюю прастору памяці, даступную вашаму прыкладанню .elf для выкарыстання стэка або кучы.

3.2.4. File Інструменты пераўтварэння фарматаў

File пераўтварэнне фармату часам неабходна пры перадачы дадзеных з адной утыліты ў іншую. file інструменты пераўтварэння фарматаў знаходзяцца ў
каталог усталёўкі праграмнага забеспячэння>/niosv/bin.

Табліца 27. File Інструменты пераўтварэння фарматаў

Інструменты каманднага радка elf2flash elf2hex

Кароткі змест Пераклад .elf file у фармат .srec для праграмавання флэш-памяці. Каб пераўтварыць .elf file у фармаце .hex для ініцыялізацыі памяці.

3.2.5. Іншыя ўтыліты

Пры зборцы сістэмы на базе працэсара Nios V вам могуць спатрэбіцца наступныя інструменты каманднага радка. Гэтыя інструменты каманднага радка прадастаўляюцца Intel у /quartus/bin або атрыманы з
інструменты з адкрытым зыходным кодам.

Табліца 28. Іншыя інструменты каманднага радка

Інструменты каманднага радка

Тып

Рэзюмэ

юарт-тэрмінал

Прадастаўлена Intel

Для маніторынгу stdout і stderr, а таксама для падачы ўваходных дадзеных на працэсар Nios® V
падсістэма праз stdin. Гэты інструмент прымяняецца толькі да JTAG IP-адрас UART пры падключэнні да працэсара Nios® V.

openocd

Прадастаўлена Intel. Для выканання OpenOCD.

openocd-cfg-gen

Прадастаўлена Intel · Для стварэння канфігурацыі OpenOCD file. · Каб адлюстраваць JTAG індэкс ланцуговай прылады.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 46

Адправіць водгук

726952 | 2025.07.16 Адправіць водгук
4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V
Вы можаце наладзіць працэсар Nios V для загрузкі і выканання праграмнага забеспячэння з розных месцаў памяці. Загрузачная памяць — гэта флэш-памяць з чатырох'ядравым серыйным перыферыйным інтэрфейсам (QSPI), убудаваная памяць (OCRAM) або цесна звязаная памяць (TCM).
Звязаная інфармацыя · Умовы ўключэння харчавання на старонцы 193 · Трыгеры ўключэння харчавання
Больш падрабязную інфармацыю пра трыгеры ўключэння харчавання.
4.1. Уводзіны
Працэсар Nios V падтрымлівае два тыпы працэсаў загрузкі: · Выкананне на месцы (XIP) з выкарыстаннем функцыі alt_load() · Праграма, скапіяваная ў аператыўную памяць з дапамогай загрузачнага капіра. Распрацоўка ўбудаваных праграм Nios V заснавана на ўзроўні абстракцыі абсталявання (HAL). HAL забяспечвае невялікую праграму загрузніка (таксама вядомую як загрузачны капіратар), якая капіюе адпаведныя раздзелы кампаноўшчыка з загрузачнай памяці ў іх месцазнаходжанне падчас загрузкі. Вы можаце ўказаць месцазнаходжанне праграмы і памяці дадзеных падчас выканання, змяняючы налады рэдактара пакета падтрымкі платы (BSP). У гэтым раздзеле апісваецца: · Загрузачны капіратар працэсара Nios V, які загружае вашу сістэму працэсара Nios V у адпаведнасці з
выбар загрузачнай памяці · параметры загрузкі працэсара Nios V і агульны паток дзеянняў · рашэнні праграмавання Nios V для выбранай загрузачнай памяці
4.2. Звязванне праграм
Пры стварэнні праекта працэсара Nios V рэдактар BSP генеруе два звязаныя з кампаноўшчыкам files: · linker.x: Каманда кампаноўшчыка file што робіць згенераванае прыкладаннеfile выкарыстоўвае
стварыць двайковы файл .elf file. · linker.h: Змяшчае інфармацыю пра кампаноўку памяці кампаноўшчыка. Усе змены налад кампаноўшчыка, якія вы ўносіце ў праект BSP, уплываюць на змесціва гэтых двух кампаноўшчыкаў. files. Кожнае прыкладанне працэсара Nios V змяшчае наступныя раздзелы кампаноўкі:
© Карпарацыя Altera. Altera, лагатып Altera, лагатып «a» і іншыя гандлёвыя маркі Altera з'яўляюцца гандлёвымі маркамі карпарацыі Altera. Altera пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Altera не нясе ніякай адказнасці, якая ўзнікае ў выніку прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных у гэтым дакуменце, за выключэннем выпадкаў, калі гэта відавочна ўзгоднена ў пісьмовай форме з боку Altera. Кліентам Altera рэкамендуецца атрымаць апошнюю версію спецыфікацый прылад, перш чым спадзявацца на любую апублікаваную інфармацыю і перад тым, як рабіць заказы на прадукты або паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых асоб.

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Табліца 29. Раздзелы лінкера

.тэкст

Раздзелы лінкера

.rodata

.rwdata

.bss

.куча

.стэк

Апісанні Выканаўчы код. Любыя дадзеныя толькі для чытання, якія выкарыстоўваюцца пры выкананні праграмы. Захоўвае дадзеныя для чытання і запісу, якія выкарыстоўваюцца пры выкананні праграмы. Змяшчае неініцыялізаваныя статычныя дадзеныя. Змяшчае дынамічна размеркаваную памяць. Захоўвае параметры выкліку функцый і іншыя часовыя дадзеныя.

Вы можаце дадаць дадатковыя раздзелы лінкера ў .elf file для захоўвання карыстальніцкага кода і дадзеных. Гэтыя раздзелы кампаноўкі размяшчаюцца ў названых абласцях памяці, вызначаных у адпаведнасці з фізічнымі прыладамі памяці і адрасамі. Па змаўчанні рэдактар BSP аўтаматычна генеруе гэтыя раздзелы кампаноўкі. Аднак вы можаце кіраваць раздзеламі кампаноўкі для канкрэтнага прыкладання.

4.2.1. Паводзіны пры звязванні
У гэтым раздзеле апісваецца паводзіна звязвання па змаўчанні ў рэдактары BSP і тое, як кіраваць гэтым паводзінамі.

4.2.1.1. Звязванне BSP па змаўчанні
Падчас канфігурацыі BSP інструменты аўтаматычна выконваюць наступныя дзеянні:
1. Прызначце назвы абласцей памяці: прызначце назву кожнай прыладзе сістэмнай памяці і дадайце кожную назву ў кампаноўнік file як вобласць памяці.
2. Вызначэнне найбольшага аб'ёму памяці: Вызначэнне найбольшай вобласці памяці для чытання і запісу ў кампаноўцы file.
3. Прызначэнне раздзелаў кампаноўшчыкаў: Змесціце раздзелы кампаноўшчыкаў па змаўчанні (.text, .rodata, .rwdata, .bss, .heap і .stack) у вобласць памяці, вызначаную на папярэднім кроку.
4. Пішыце files: Напішыце linker.x і linker.h files.
Звычайна схема размеркавання секцый кампаноўшчыкаў працуе падчас працэсу распрацоўкі праграмнага забеспячэння, таму што праграма гарантавана будзе працаваць, калі аб'ём памяці дастаткова вялікі.
Правілы паводзін пры звязванні па змаўчанні ўтрымліваюцца ў згенераваных Altera Tcl-скрыптах bsp-set-defaults.tcl і bsp-linker-utils.tcl, якія знаходзяцца ў Каталог /niosv/scripts/bsp-defaults. Каманда niosv-bsp выклікае гэтыя скрыпты. Не змяняйце іх непасрэдна.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 48

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

4.2.1.2. Наладжвальнае злучэнне BSP
Вы можаце кіраваць паводзінамі звязвання па змаўчанні на ўкладцы «Скрыпт звязвання» рэдактара BSP. Кіруйце сцэнарыем звязвання з дапамогай наступных метадаў: · Дадаць вобласць памяці: прывязаць назву вобласці памяці да фізічнай прылады памяці. · Дадаць адлюстраванне раздзела: прывязаць назву раздзела да вобласці памяці. BSP
Рэдактар дазваляе вам view карта памяці да і пасля ўнясення змяненняў.

4.3. Спосабы загрузкі працэсара Nios V

Існуе некалькі спосабаў загрузкі працэсара Nios V у прыладах Altera FPGA. Спосабы загрузкі працэсара Nios V адрозніваюцца ў залежнасці ад выбару флэш-памяці і сямейства прылад.

Табліца 30. Падтрымліваемыя флэш-памяці з адпаведнымі варыянтамі загрузкі

Падтрымліваемыя загрузачныя аператыўныя памяці

прылада

Убудаваная флэш-памяць (для ўнутранай канфігурацыі)

Максімум 10 прылад (з IP-прашыўкай на чыпе)

Агульнае прызначэнне QSPI Flash (толькі для карыстальніцкіх дадзеных)

Усе падтрымоўваныя прылады FPGA (з агульным паслядоўным інтэрфейсам флэш-памяці FPGA IP)

Канфігурацыя флэш-памяці QSPI (для канфігурацыі актыўнага паслядоўнага порта)

Кіраванне на аснове блокаў
прылады (з агульнымі
Паслядоўны інтэрфейс флэш-памяці Intel FPGA IP)(2)

Спосабы загрузкі працэсара Nios V

Месца выканання праграмы

Капір загрузкі

Праграма для працэсара Nios V выконваецца непасрэдна з убудаванай флэш-памяці

Убудаваная флэш-памяць (XIP) + OCRAM/ знешняя аператыўная памяць (для запісвальных раздзелаў дадзеных)

Функцыя alt_load()

Праграма працэсара Nios V скапіравана з убудаванай флэш-памяці ў аператыўную памяць з дапамогай загрузніка

OCRAM/Знешняя аператыўная памяць

Паўторнае выкарыстанне загрузніка праз GSFI

Праграма працэсара Nios V выконваецца непасрэдна з флэш-памяці агульнага прызначэння QSPI

Універсальная флэш-памяць QSPI (XIP) + OCRAM/ Знешняя аператыўная памяць (для запісвальных раздзелаў дадзеных)

Функцыя alt_load()

Праграма працэсара Nios V скапіравана з флэш-памяці агульнага прызначэння QSPI ў аператыўную памяць з дапамогай загрузніка.

OCRAM/Знешняя аператыўная памяць

Загрузнік праз GSFI

Праграма працэсара Nios V выконваецца на месцы з канфігурацыі флэш-памяці QSPI

Канфігурацыя флэш-памяці QSPI (XIP) + OCRAM/ Знешняя аператыўная памяць (для запісвальных раздзелаў дадзеных)

Функцыя alt_load()

Праграма працэсара Nios V скапіравана з флэш-памяці канфігурацыі QSPI ў аператыўную памяць з дапамогай загрузніка.

Загрузнік OCRAM/знешняй аператыўнай памяці праз GSFI (працяг)…

(2) Глядзіце спіс прылад у AN 980: Падтрымка праграмнага забеспячэння працэсара Nios V Quartus Prime.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 49

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Падтрымліваемыя загрузачныя аператыўныя памяці
Убудаваная памяць (OCRAM) Цесна звязаная памяць (TCM)

прылада
Прылады на базе SDM (з кліентам паштовай скрыні Intel FPGA IP). (2)
Усе падтрымоўваныя прылады Altera FPGA (2)
Усе падтрымоўваныя прылады Altera FPGA (2)

Спосабы загрузкі працэсара Nios V
Праграма працэсара Nios V скапіравана з флэш-памяці канфігурацыі QSPI ў аператыўную памяць з дапамогай загрузніка.
Праграма працэсара Nios V выконваецца непасрэдна з OCRAM
Выкананне прыкладання працэсара Nios V на месцы з TCM

Месца выканання праграмы

Капір загрузкі

Загрузнік OCRAM/знешняй аператыўнай памяці праз SDM

OCRAM

Функцыя alt_load()

Інструкцыя TCM (XIP) Няма + дадзеныя TCM (для секцый дадзеных, якія можна запісваць)

Малюнак 28. Схема загрузкі працэсара Nios V

Скінуць

Працэсар пераходзіць да вектара скіду (запуск загрузачнага кода)

Код праграмы можа быць скапіяваны ў іншае месца ў памяці (у залежнасці ад параметраў загрузкі)
Загрузачны код ініцыялізуе працэсар

У залежнасці ад параметраў загрузкі, загрузачны код можа капіяваць пачатковыя значэнні для дадзеных/кода ў іншую прастору памяці (alt_load)
Загрузачны код ініцыялізуе код прыкладання і прастору памяці для дадзеных
Загрузачны код ініцыялізуе ўсе перыферыйныя прылады сістэмы з дапамогай драйвераў HAL (alt_main)
Уваход у асноўную частку
Звязаная інфармацыя · Кіраўніцтва карыстальніка Altera FPGA IP для агульнага паслядоўнага інтэрфейсу флэш-памяці
Даведнік па праектаванні ўбудаваных працэсараў Nios® V 50

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
· Кіраўніцтва карыстальніка паштовай скрыні Altera FPGA IP · AN 980: Праграмная падтрымка працэсара Nios V Quartus Prime
4.4. Уводзіны ў метады загрузкі працэсара Nios V
Працэсарныя сістэмы Nios V патрабуюць, каб вобразы праграмнага забеспячэння былі сканфігураваны ў сістэмнай памяці, перш чым працэсар зможа пачаць выконваць прыкладную праграму. Глядзіце раздзелы кампаноўкі для раздзелаў кампаноўкі па змаўчанні.
Рэдактар BSP генеруе скрыпт кампаноўшчыка, які выконвае наступныя функцыі: · Забяспечвае кампаноўку праграмнага забеспячэння працэсара ў адпаведнасці з наладамі кампаноўшчыка
рэдактара BSP і вызначае, дзе праграмнае забеспячэнне знаходзіцца ў памяці. · Размяшчае вобласць кода працэсара ў кампаненце памяці ў адпаведнасці з
прызначаныя кампаненты памяці.
У наступным раздзеле коратка апісаны даступныя метады загрузкі працэсара Nios V.
4.4.1. Выкананне прыкладання працэсара Nios V на месцы з загрузачнай флэш-памяці
Кампанія Altera распрацавала кантролеры флэш-памяці такім чынам, што адрасная прастора загрузачнай флэш-памяці адразу ж даступная працэсару Nios V пасля перазагрузкі сістэмы, без неабходнасці ініцыялізацыі кантролера памяці або прылад памяці. Гэта дазваляе працэсару Nios V выконваць код прыкладання, які захоўваецца на загрузачных прыладах, непасрэдна, без выкарыстання загрузачнага капіра для капіявання кода ў іншы тып памяці. Кантролеры флэш-памяці: · Убудаваная флэш-памяць з IP-адрасам флэш-памяці на чыпе (толькі ў прыладзе MAX® 10) · Універсальная флэш-памяць QSPI з агульным IP-адрасам паслядоўнага інтэрфейсу флэш-памяці · Флэш-памяць канфігурацыі QSPI з агульным IP-адрасам паслядоўнага інтэрфейсу флэш-памяці (акрамя MAX 10)
прылады)
Калі праграма працэсара Nios V выконваецца на месцы з загрузачнай флэш-памяці, рэдактар BSP выконвае наступныя функцыі: · Устанаўлівае раздзелы кампаноўшчыкаў .text у вобласць загрузачнай флэш-памяці. · Устанаўлівае раздзелы кампаноўшчыкаў .bss, .rodata, .rwdata, .stack і .heap у аператыўную памяць.
вобласць памяці. Каб скапіяваць раздзелы дадзеных (.rodata, .rwdata, .exceptions) у аператыўную памяць пасля перазагрузкі сістэмы, неабходна ўключыць функцыю alt_load() у наладах BSP. Раздзел кода (.text) застаецца ў вобласці загрузачнай флэш-памяці.
Звязаная інфармацыя · Кіраўніцтва карыстальніка агульнага паслядоўнага інтэрфейсу флэш-памяці Altera FPGA IP · Кіраўніцтва карыстальніка флэш-памяці Altera MAX 10
4.4.1.1. alt_load()
Вы можаце ўключыць функцыю alt_load() у кодзе HAL з дапамогай рэдактара BSP.
Пры выкарыстанні ў працэсе загрузкі на месцы функцыя alt_load() выконвае наступныя задачы:

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 51

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

· Працуе як міні-загрузчык, які капіюе раздзелы памяці ў аператыўную памяць на аснове налад BSP.
· Капіруе раздзелы дадзеных (.rodata, .rwdata, .exceptions) у аператыўную памяць, але не раздзелы кода (.text). Раздзел кода (.text) з'яўляецца раздзелам толькі для чытання і застаецца ў вобласці загрузачнай флэш-памяці. Гэта падзел дапамагае мінімізаваць выкарыстанне аператыўнай памяці, але можа абмежаваць прадукцыйнасць выканання кода, паколькі доступ да флэш-памяці павольнейшы, чым доступ да ўбудаванай аператыўнай памяці.

У наступнай табліцы пералічаны налады і функцыі рэдактара BSP:

Табліца 31. Налады рэдактара BSP
Налада рэдактара BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Функцыя Уключае функцыю alt_load(). alt_load() капіюе раздзел .rodata ў аператыўную памяць. alt_load() капіюе раздзел .rwdata ў аператыўную памяць. alt_load() капіюе раздзел .exceptions у аператыўную памяць.

4.4.2. Прыкладанне працэсара Nios V скапіявана з загрузачнай флэш-памяці ў аператыўную памяць з дапамогай загрузачнага капіра
Працэсар Nios V і HAL маюць загрузачны капіратар, які забяспечвае дастатковую функцыянальнасць для большасці праграм працэсара Nios V і зручны для рэалізацыі з дапамогай працэсара распрацоўкі праграмнага забеспячэння Nios V.
Калі праграма выкарыстоўвае загрузачны капір, яна ўстанаўлівае ўсе раздзелы кампаноўшчыка (.text, .heap, .rwdata, .rodata, .bss, .stack) ва ўнутраную або знешнюю аператыўную памяць. Выкарыстанне загрузачнага капіравальніка для капіявання праграмы працэсара Nios V з загрузачнай флэш-памяці ва ўнутраную або знешнюю аператыўную памяць для выканання дапамагае палепшыць прадукцыйнасць выканання.
Пры гэтым варыянце загрузкі працэсар Nios V пачынае выконваць праграмнае забеспячэнне для капіявання загрузкі пасля перазагрузкі сістэмы. Праграмнае забеспячэнне капіюе праграму з загрузачнай флэш-памяці ва ўнутраную або знешнюю аператыўную памяць. Пасля завяршэння працэсу працэсар Nios V перадае кіраванне праграмай праграме.

Заўвага:

Калі загрузачны капір знаходзіцца ў флэш-памяці, то функцыю alt_load() не трэба выклікаць, бо яны абедзве выконваюць адну і тую ж мэту.

4.4.2.1. Загрузнік працэсара Nios V праз агульны паслядоўны інтэрфейс флэш-памяці
Загрузнік праз GSFI — гэта загрузчык працэсара Nios V, які падтрымлівае флэш-памяць QSPI ў прыладах на аснове блокаў кіравання. Загрузнік праз GSFI мае наступныя функцыі:
· Размяшчае праграмнае прыкладанне ў энерганезалежнай памяці.
· Распакоўвае і капіюе вобраз праграмнага прыкладання ў аператыўную памяць.
· Аўтаматычна пераключае выкананне працэсара на код прыкладання ў аператыўнай памяці пасля завяршэння капіявання.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 52

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Загрузачны вобраз знаходзіцца адразу пасля загрузачнага капіра. Вам трэба пераканацца, што зрушэнне скіду працэсара Nios V паказвае на пачатак загрузачнага капіра. Малюнак: Карта памяці для флэш-памяці QSPI з загрузнікам праз GSFI Карта памяці для флэш-памяці QSPI з загрузнікам праз GSFI паказвае карту флэш-памяці для флэш-памяці QSPI пры выкарыстанні загрузачнага капіра. Гэтая карта памяці мяркуе, што флэш-памяць захоўвае вобраз FPGA і праграмнае забеспячэнне.

Табліца 32. Загрузнік праз GSFI для працэсарнага ядра Nios V

Ядро працэсара Nios V
Працэсар Nios V/m

Загрузнік праз GSFI File Размяшчэнне
/niosv/components/bootloader/niosv_m_bootloader.srec

Працэсар Nios V/g

/niosv/components/bootloader/niosv_g_bootloader.srec

Малюнак 29. Карта памяці для флэш-памяці QSPI з загрузнікам праз GSFI

Дадзеныя кліента (*.hex)

Код прыкладання

Заўвага:

Скінуць зрушэнне вектара

Капір загрузкі

0x01E00000

Выява FPGA (*.sof)

0x00000000

1. У пачатку карты памяці знаходзіцца выява FPGA, а затым вашы дадзеныя, якія складаюцца з загрузачнага капіявання і кода прыкладання.
2. Вы павінны ўсталяваць зрушэнне скіду працэсара Nios V у Platform Designer і накіраваць яго на пачатак загрузачнага капіра.
3. Памер выявы FPGA невядомы. Дакладны памер можна даведацца толькі пасля кампіляцыі праекта Quartus Prime. Неабходна вызначыць верхнюю мяжу памеру выявы Altera FPGA. Напрыкладampнапрыклад, калі памер выявы FPGA ацэньваецца як меншы за 0x01E00000, усталюйце зрушэнне скіду на 0x01E00000 у дызайнеры платформы, што таксама з'яўляецца пачаткам загрузачнага капіявання.
4. Добрая практыка праектавання заключаецца ў тым, каб усталяваць зрушэнне вектара скіду на мяжы сектара флэш-памяці, каб гарантаваць, што выява FPGA не будзе часткова сцірана ў выпадку абнаўлення праграмнага забеспячэння.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 53

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

4.4.2.2. Загрузнік працэсара Nios V праз Secure Device Manager
Загрузнік праз Secure Device Manager (SDM) — гэта код прыкладання HAL, які выкарыстоўвае драйвер IP HAL ад Mailbox Client Altera FPGA для загрузкі працэсара. Altera рэкамендуе гэта прыкладанне загрузніка пры выкарыстанні флэш-памяці канфігурацыі QSPI ў прыладах на базе SDM для загрузкі працэсара Nios V.
Пасля перазагрузкі сістэмы працэсар Nios V спачатку загружае загрузнік праз SDM з невялікай убудаванай памяці і выконвае загрузнік праз SDM для сувязі з флэш-памяццю канфігурацыі QSPI, выкарыстоўваючы IP-адрас кліента паштовай скрыні.
Загрузнік праз SDM выконвае наступныя задачы: · Знаходзіць праграмнае забеспячэнне Nios V у канфігурацыйнай флэш-памяці QSPI. · Капіруе праграмнае забеспячэнне Nios V ва ўбудаваную або знешнюю аператыўную памяць. · Пераключае выкананне працэсара на праграмнае забеспячэнне Nios V ва ўбудаванай аператыўнай памяці або
знешняя аператыўная памяць.
Пасля завяршэння працэсу загрузнік праз SDM перадае кіраванне праграмай карыстальніцкаму дадатку. Altera рэкамендуе арганізацыю памяці, як апісана ў раздзеле "Арганізацыя памяці для загрузніка праз SDM".
Малюнак 30. Загрузнік праз працэс SDM

Канфігурацыя

Успышка

Праграмнае забеспячэнне Nios V

СДМ

Прылада FPGA на базе SDM

IP-адрас кліента паштовай скрыні

Логіка FPGA Nios V

4 Знешняя аператыўная памяць
Праграмнае забеспячэнне Nios V

На чыпе 4

EMIF

АЗП

Памяць на чыпе

Ніёс V

праграмнае забеспячэнне

Загрузнік праз SDM

1. Працэсар Nios V запускае загрузнік праз SDM з убудаванай памяці.
2. Загрузнік праз SDM звязваецца з флэш-памяццю канфігурацыі і знаходзіць праграмнае забеспячэнне Nios V.
3. Загрузнік праз SDM капіюе праграмнае забеспячэнне Nios V з канфігурацыйнай флэш-памяці ў аператыўную памяць / знешнюю аператыўную памяць.
4. Загрузнік праз SDM пераключае выкананне працэсара Nios V на праграмнае забеспячэнне Nios V ва ўбудаванай аператыўнай памяці / знешняй аператыўнай памяці.

4.4.3. Выкананне прыкладання працэсара Nios V на месцы з OCRAM
У гэтым метадзе адрас скіду працэсара Nios V усталёўваецца на базавы адрас убудаванай памяці (OCRAM). Двайковы файл прыкладання (.hex) file загружаецца ў OCRAM пры канфігурацыі FPGA, пасля кампіляцыі апаратнага праекта ў праграмным забеспячэнні Quartus Prime. Пасля перазагрузкі працэсара Nios V праграма пачынае выконвацца і пераходзіць да кропкі ўваходу.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 54

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Заўвага:

· Для выканання на месцы з OCRAM не патрабуецца загрузчык, бо праграма працэсара Nios V ужо ўсталявана пры перазагрузцы сістэмы.
· Altera рэкамендуе ўключыць alt_load() для гэтага метаду загрузкі, каб убудаванае праграмнае забеспячэнне паводзіла сябе аднолькава пры перазагрузцы без пераканфігурацыі вобраза прылады FPGA.
· Каб скапіяваць раздзел .rwdata пасля перазагрузкі сістэмы, неабходна ўключыць функцыю alt_load() у наладах BSP. У гэтым метадзе пачатковыя значэнні ініцыялізаваных зменных захоўваюцца асобна ад адпаведных зменных, каб пазбегнуць перазапісу падчас выканання праграмы.

4.4.4. Выкананне прыкладання працэсара Nios V на месцы з TCM
Метад выканання на месцы ўстанаўлівае адрас скіду працэсара Nios V на базавы адрас цесна звязанай памяці (TCM). Двайковы файл прыкладання (.hex) file загружаецца ў TCM пры канфігурацыі FPGA пасля кампіляцыі праекта абсталявання ў праграмным забеспячэнні Quartus Prime. Пасля перазагрузкі працэсара Nios V праграма пачынае выконвацца і пераходзіць да кропкі ўваходу.

Заўвага:

Для выканання на месцы з TCM не патрабуецца загрузчык, бо праграма працэсара Nios V ужо ўсталявана пры перазагрузцы сістэмы.

4.5. Загрузка працэсара Nios V з убудаванай флэш-памяці (UFM)

Загрузка і выкананне праграмнага забеспячэння працэсарам Nios V з убудаванай флэш-памяці (UFM) даступная ў прыладах MAX 10 FPGA. Працэсар Nios V падтрымлівае наступныя два варыянты загрузкі з выкарыстаннем убудаванай флэш-памяці ў рэжыме ўнутранай канфігурацыі:
· Праграмнае забеспячэнне працэсара Nios V выконваецца непасрэдна з убудаванай флэш-памяці.
· Праграма працэсара Nios V капіюецца з убудаванай флэш-памяці ў аператыўную памяць з дапамогай загрузнага капіра.

Табліца 33. Падтрымліваемыя флэш-памяці з адпаведнымі параметрамі загрузкі

Падтрымліваемыя загрузачныя аператыўныя памяці

Спосабы загрузкі Nios V

Месца выканання праграмы

Капір загрузкі

Толькі MAX 10 прылад (з OnChip Flash IP)

Праграма для працэсара Nios V выконваецца непасрэдна з убудаванай флэш-памяці
Праграма працэсара Nios V скапіравана з убудаванай флэш-памяці ў аператыўную памяць з дапамогай загрузніка

Убудаваная флэш-памяць (XIP) + OCRAM/ знешняя аператыўная памяць (для запісвальных раздзелаў дадзеных)

Функцыя alt_load()

OCRAM/ Знешняя аператыўная памяць

Паўторнае выкарыстанне загрузніка праз GSFI

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 55

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Малюнак 31.

Праектаванне, канфігурацыя і працэс загрузкі
Дызайн · Стварыце свой праект на базе працэсара Nios V з дапамогай Platform Designer. · Пераканайцеся, што ў сістэмным праекце ёсць знешняя або ўбудаваная аператыўная памяць.

Канфігурацыя і кампіляцыя FPGA
· Усталюйце аднолькавы рэжым унутранай канфігурацыі ў On-chip Flash IP у Platform Designer і праграмным забеспячэнні Quartus Prime. · Усталюйце агент скіду працэсара Nios V на On-chip Flash. · Выберыце пераважны метад ініцыялізацыі UFM. · Згенеруйце свой праект у Platform Designer. · Скампілюйце свой праект у праграмным забеспячэнні Quartus Prime.

Праект BSP карыстальніцкага прыкладання · Стварэнне HAL BSP працэсара Nios V на аснове .sopcinfo file створана дызайнерам платформы. · Рэдагаваць налады BSP працэсара Nios V і скрыпт кампаноўшчыка ў рэдактары BSP. · Згенераваць праект BSP.
Праект карыстальніцкага прыкладання APP · Распрацоўка кода прыкладання для працэсара Nios V. · Кампіляцыя прыкладання для працэсара Nios V і генерацыя прыкладання для працэсара Nios V (.hex) file· Перакампілюйце свой праект у праграмным забеспячэнні Quartus Prime, калі вы адзначылі опцыю «Ініцыялізаваць змесціва памяці» ў Intel FPGA On-Chip Flash IP.

Праграмаванне FileПераўтварэнне, загрузка і запуск · Стварэнне .pof-файла флэш-памяці на чыпе file выкарыстанне Convert Programming Fileфункцыя ў праграмным забеспячэнні Quartus Prime.
· Праграмаванне .pof file у прыладу MAX 10. · Выключыце і адключыце абсталяванне.
4.5.1. Апісанне ўбудаванай флэш-памяці MAX 10 FPGA
Прылады MAX 10 FPGA ўтрымліваюць убудаваную флэш-памяць, якая падзелена на дзве часткі: · Флэш-памяць канфігурацыі (CFM) — захоўвае дадзеныя канфігурацыі абсталявання для
MAX 10 ПЛІС. · Карыстальніцкая флэш-памяць (UFM) — захоўвае карыстальніцкія даныя або праграмныя прыкладанні.
Архітэктура UFM прылады MAX 10 — гэта спалучэнне мяккіх і жорсткіх IP-адрасоў. Доступ да UFM можна атрымаць толькі з дапамогай ядра On-Chip Flash IP Core у праграмным забеспячэнні Quartus Prime.
Ядро IP-памяці на чыпе падтрымлівае наступныя функцыі: · Доступ для чытання або запісу ў сектары UFM і CFM (калі ўключана ў Platform Designer)
з выкарыстаннем інтэрфейсу кіравання і перадачы дадзеных Avalon MM. · Падтрымка сцірання старонак, сцірання сектараў і запісу ў сектары. · Мадэль мадэлявання для доступу чытання/запісу UFM з выкарыстаннем розных інструментаў мадэлявання EDA.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 56

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Табліца 34. Убудаваныя вобласці флэш-памяці ў прыладах MAX 10 FPGA

Рэгіёны флэш-памяці

Функцыянальнасць

Канфігурацыя флэш-памяці (сектары CFM0-2)

Канфігурацыя FPGA file захоўванне

Карыстальніцкая флэш-памяць (сектары UFM0-1)

Прыкладанне працэсара Nios V і дадзеныя карыстальніка

Прылады MAX 10 FPGA падтрымліваюць некалькі рэжымаў канфігурацыі, і некаторыя з гэтых рэжымаў дазваляюць выкарыстоўваць CFM1 і CFM2 у якасці дадатковай вобласці UFM. У наступнай табліцы паказана месца захоўвання вобразаў канфігурацыі FPGA на аснове рэжымаў канфігурацыі MAX 10 FPGA.

Табліца 35. Месца захоўвання вобразаў канфігурацыі FPGA

Рэжым канфігурацыі Двайныя сціснутыя выявы

CFM2 Сціснутае выява 2

CFM1

CFM0 Сціснутае выява 1

Адзін несціснуты малюнак

Віртуальны UFM

Несціснутае выява

Адзін несціснуты малюнак з ініцыялізацыяй памяці

Несціснуты вобраз (з папярэдне ініцыялізаваным змесцівам убудаванай памяці)

Адзін сціснуты вобраз з ініцыялізацыяй памяці Сціснуты вобраз (з папярэдне ініцыялізаваным змесцівам убудаванай памяці)

Адзін сціснуты малюнак

Віртуальны UFM

Сціснутае выява

Для доступу да флэш-памяці ў FPGA MAX 10 неабходна выкарыстоўваць ядро Flash IP на чыпе. Вы можаце стварыць экземпляр і падключыць IP-памяць на чыпе да праграмнага забеспячэння Quartus Prime. Працэсар Nios V з мяккім ядром выкарыстоўвае злучэнні Platform Designer для сувязі з IP-памяццю на чыпе.
Малюнак 32. Злучэнне паміж убудаванай флэш-памяццю IP і працэсарам Nios V

Заўвага:

Пераканайцеся, што порт csr убудаванай флэш-памяці падключаны да працэсара Nios V data_manager, каб працэсар мог кіраваць аперацыямі запісу і сцірання.
Убудаванае ў чып IP-ядро флэш-памяці можа забяспечваць доступ да пяці сектараў флэш-памяці — UFM0, UFM1, CFM0, CFM1 і CFM2.
Важная інфармацыя пра сектары UFM і CFM.: · Сектары CFM прызначаны для захоўвання канфігурацыйных (бітавых) дадзеных (*.pof).
· Карыстальніцкія дадзеныя могуць захоўвацца ў сектарах UFM і могуць быць схаваныя, калі ў інструменце «Дызайнер платформы» выбраны правільныя налады.
· Некаторыя прылады не маюць сектара UFM1. Вы можаце звярнуцца да табліцы: Памер сектараў UFM і CFM, каб даведацца пра даступныя сектары ў кожнай асобнай прыладзе MAX 10 FPGA.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 57

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

· Вы можаце наладзіць CFM2 як віртуальны UFM, выбраўшы рэжым канфігурацыі «Адзін несціснуты вобраз».
· Вы можаце наладзіць CFM2 і CFM1 як віртуальны UFM, выбраўшы рэжым канфігурацыі «Адзін несціснуты вобраз».
· Памер кожнага сектара змяняецца ў залежнасці ад абраных прылад MAX 10 FPGA.

Табліца 36.

Памер сектара UFM і CFM
У гэтай табліцы пералічаны памеры масіваў UFM і CFM.

прылада

Старонак у сектары

УФМ1 УФМ0 ЦФМ2 ЦФМ1 ЦФМ0

Памер старонкі (Кбіт)

Максімальны карыстальнік
Памер флэш-памяці (Кбіт) (3)

Агульны памер памяці канфігурацыі (Кбіт)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Памер OCRAM (Кбіт)
108 189 378 549 675 1260 1638

Звязаная інфармацыя · Кіраўніцтва карыстальніка па канфігурацыі FPGA MAX 10 · Кіраўніцтва карыстальніка па флэш-памяці Altera MAX 10

4.5.2. Выкананне прыкладання працэсара Nios V на месцы з UFM

Рашэнне Execute-In-Place ад UFM падыходзіць для праграм на працэсарах Nios V, якія патрабуюць абмежаванага выкарыстання ўбудаванай памяці. Функцыя alt_load() працуе як міні-загрузчык, які капіюе раздзелы дадзеных (.rodata, .rwdata або .exceptions) з загрузачнай памяці ў аператыўную памяць у залежнасці ад налад BSP. Раздзел кода (.text),
які з'яўляецца раздзелам толькі для чытання, застаецца ў вобласці флэш-памяці MAX 10 на чыпе. Такая канфігурацыя мінімізуе выкарыстанне аператыўнай памяці, але можа абмежаваць прадукцыйнасць выканання кода, паколькі доступ да флэш-памяці павольнейшы, чым да аператыўнай памяці на чыпе.

Прыкладанне працэсара Nios V праграмуецца ў сектары UFM. Вектар скіду працэсара Nios V паказвае на базавы адрас UFM для выканання кода з UFM пасля перазагрузкі сістэмы.

Калі вы выкарыстоўваеце адладчык зыходнага кода для адладкі праграмы, вам неабходна выкарыстоўваць апаратную кропку прыпынку. Гэта звязана з тым, што UFM не падтрымлівае выпадковы доступ да памяці, які неабходны для адладкі мяккіх кропак прыпынку.

Заўвага:

Вы не можаце сціраць або запісваць UFM падчас выканання на месцы ў MAX 10. Пераключыцеся на падыход загрузнага капіявання, калі вам трэба сцерці або запісаць UFM.

(3) Максімальнае магчымае значэнне, якое залежыць ад абранага рэжыму канфігурацыі.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 58

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Малюнак 33. Прыкладанне працэсара Nios V XIP ад UFM

Максімум 10 прылад

.ПОФ
Абсталяванне Nios V .SOF
Праграмнае забеспячэнне Nios V .HEX

Праграміст Quartus

Убудаваная флэш-памяць

CFM

Абсталяванне Nios V

УФМ

Праграмнае забеспячэнне Nios V

Унутраная канфігурацыя

IP-памяць на чыпе

Логіка ПЛІС
Працэсар Nios V

Убудаваная аператыўная памяць

Знешні

АЗП

EMIF

4.5.2.1. Схема праектавання абсталявання
У наступным раздзеле апісаны пакрокавы метад стварэння загрузачнай сістэмы для працэсарнага прыкладання Nios V з On-Chip Flash.ampПрыведзены ніжэй файл пабудаваны з выкарыстаннем прылады MAX 10.
Налады IP-кампанентаў
1. Стварыце праект працэсара Nios V з дапамогай Quartus Prime і Platform Designer. 2. Пераканайцеся, што да вашай платформы дададзена знешняя аператыўная памяць або ўбудаваная памяць (OCRAM).
Дызайнерская сістэма.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 59

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
Малюнак 34. ВыпampIP-злучэнні ў дызайнеры платформы для загрузкі Nios V з OnChip Flash (UFM)

3. У рэдактары параметраў IP-памяці на чыпе ўсталюйце для рэжыму канфігурацыі адзін з наступных значэнняў у залежнасці ад вашых пераваг у дызайне: · Адзін несціснуты вобраз · Адзін сціснуты вобраз · Адзін несціснуты вобраз з ініцыялізацыяй памяці · Адзін сціснуты вобраз з ініцыялізацыяй памяці
Больш падрабязную інфармацыю пра двайныя сціснутыя выявы можна знайсці ў кіраўніцтве карыстальніка па канфігурацыі MAX 10 FPGA — дыстанцыйнае абнаўленне сістэмы.

Заўвага:

Вы павінны прызначыць схаваны доступ кожнаму рэгіёну CFM ва ўбудаваным IP-адрасе флэш-памяці.

Малюнак 35. Выбар рэжыму канфігурацыі ў рэдактары параметраў убудаванай флэш-памяці

Налады IP-памяці на чыпе — ініцыялізацыя UFM. Вы можаце выбраць адзін з наступных метадаў у адпаведнасці з вашымі перавагамі:

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 60

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Заўвага:

Крокі ў наступных падраздзелах (Паток праектавання праграмнага забеспячэння і Праграмаванне) залежаць ад зробленага вамі тут выбару.

· Метад 1: Ініцыялізацыя дадзеных UFM у SOF падчас кампіляцыі
Quartus Prime уключае дадзеныя ініцыялізацыі UFM у SOF падчас кампіляцыі. Перакампіляцыя SOF неабходная, калі ў дадзеных UFM ёсць змены.
1. Усталюйце галачкі «Ініцыялізаваць флэш-змест» і «Уключыць ініцыялізацыю, не выкарыстоўваную па змаўчанні». file.

Малюнак 36. Ініцыялізацыя змесціва флэш-памяці і ўключэнне ініцыялізацыі, не вызначанай па змаўчанні File

2. Укажыце шлях да згенераванага .hex файла file (з каманды elf2hex) у шаснаццатковым фармаце, створаным карыстальнікам, або ў фармаце MIF file.
Малюнак 37. Даданне .hex File шлях

· Метад 2: Аб'яднанне дадзеных UFM са скампіляваным SOF падчас генерацыі POF
Дадзеныя UFM аб'ядноўваюцца са скампіляваным SOF пры пераўтварэнні праграм files. Вам не трэба перакампіляваць SOF, нават калі дадзеныя UFM зменяцца. Падчас распрацоўкі вам не трэба перакампіляваць SOF. fileдля змяненняў у дадатку. Altera рэкамендуе гэты метад распрацоўшчыкам прыкладанняў.
1. Зніміце сцяжок з опцыі «Ініцыялізаваць флэш-змест».
Малюнак 38. Ініцыялізацыя Flash-змесціва з нестандартнай ініцыялізацыяй File

Скінуць налады агента для метаду выканання на месцы працэсара Nios V
1. У рэдактары параметраў працэсара Nios V усталюйце для агента скіду значэнне «Унутрычыпавая флэш-памяць».
Малюнак 39. Налады рэдактара параметраў працэсара Nios V з устаўкай агента скіду на ўнутраную флэш-памяць

2. Націсніце «Стварыць HDL», калі з'явіцца дыялогавае акно «Стварыць». 3. Укажыце вынік file параметры генерацыі і націсніце «Згенераваць».

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 61

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
Налады праграмнага забеспячэння Quartus Prime 1. У праграмным забеспячэнні Quartus Prime націсніце «Прызначэнне» «Прылада» «Прылада» і «Пін-код».
Канфігурацыя опцый. Усталюйце рэжым канфігурацыі ў адпаведнасці з наладамі ў On-Chip Flash IP. Малюнак 40. Выбар рэжыму канфігурацыі ў праграмным забеспячэнні Quartus Prime.

2. Націсніце кнопку «ОК», каб выйсці з акна «Параметры прылады і вываду».
3. Націсніце кнопку «ОК», каб выйсці з акна «Прылада».
4. Націсніце «Апрацоўка, пачатак кампіляцыі», каб скампіляваць праект і стварыць файл .sof. file.

Заўвага:

Калі налады рэжыму канфігурацыі ў праграмным забеспячэнні Quartus Prime і рэдактары параметраў Platform Designer адрозніваюцца, праект Quartus Prime не працуе з наступным паведамленнем пра памылку.

Малюнак 41.

Паведамленне пра памылку для налады іншага рэжыму канфігурацыі (14740): Рэжым канфігурацыі на атаме “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” не адпавядае наладзе праекта. Абнавіце і перагенеруйце сістэму Qsys у адпаведнасці з наладай праекта.

Звязаная інфармацыя Кіраўніцтва карыстальніка па канфігурацыі FPGA MAX 10

4.5.2.2. Паток праектавання праграмнага забеспячэння
У гэтым раздзеле апісаны працэс праектавання для стварэння і зборкі праграмнага праекта працэсара Nios V. Каб забяспечыць аптымізаваны працэс зборкі, рэкамендуецца стварыць падобнае дрэва каталогаў у вашым праекце. Наступны працэс праектавання праграмнага забеспячэння заснаваны на гэтым дрэве каталогаў.
Каб стварыць дрэва каталогаў праграмнага праекта, выканайце наступныя дзеянні: 1. У тэчцы вашага праекта стварыце тэчку з назвай software. 2. У тэчцы software стварыце дзве тэчкі з назвамі hal_app і hal_bsp.
Малюнак 42. Дрэва каталогаў праграмных праектаў

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 62

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
Стварэнне праекта BSP прыкладання
Каб запусціць рэдактар BSP, выканайце наступныя дзеянні: 1. Увайдзіце ў камандную абалонку Nios V. 2. Выклічце рэдактар BSP з дапамогай каманды niosv-bsp-editor. 3. У рэдактары BSP націсніце File Новы BSP для пачатку вашага праекта BSP. 4. Наладзьце наступныя параметры:
· Інфармацыя SOPC File імя: Укажыце SOPCINFO file (.sopcinfo). · Назва працэсара: выберыце працэсар Nios V. · Аперацыйная сістэма: выберыце аперацыйную сістэму працэсара Nios V. · Версія: пакіньце па змаўчанні. · Мэтавы каталог BSP: выберыце шлях да каталога праекта BSP. Вы можаце
загадзя ўсталюйце яго на /software/hal_bsp, уключыўшы опцыю «Выкарыстоўваць размяшчэнні па змаўчанні». · Налады BSP File імя: Увядзіце назву налад BSP File. · Дадатковыя скрыпты Tcl: Уключыце опцыю «Уключыць дадатковы скрыпт Tcl», каб даць скрыпт BSP Tcl. 5. Націсніце кнопку «ОК».
Малюнак 43. Наладзьце новы BSP

Наладжванне рэдактара BSP і стварэнне праекта BSP
Вы можаце вызначыць вектар выключэнняў працэсара альбо ў убудаванай памяці (OCRAM), альбо ў убудаванай флэш-памяці ў залежнасці ад вашых пераваг у канструкцыі. Для паскарэння апрацоўкі перапыненняў рэкамендуецца ўсталяваць у якасці вектара выключэнняў памяць OCRAM/Знешняя аператыўная памяць. 1. Перайдзіце ў Галоўныя налады > Дадаткова > hal.linker. 2. Калі вы выбераце ў якасці вектара выключэнняў убудаваную флэш-памяць,
а. Уключыце наступныя параметры:

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 63

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Малюнак 44. Налады Advanced.hal.linker

b. Націсніце на ўкладку «Скрыпт кампаноўшчыка» ў рэдактары BSP. c. Усталюйце вобласці .exceptions і .text у назве раздзела кампаноўшчыка на
Убудаваная флэш-памяць. г. Усталюйце астатнія рэгіёны ў спісе назваў раздзелаў лінкера на ўбудаваную флэш-памяць.
Аператыўная памяць (OCRAM) або знешняя аператыўная памяць.
Малюнак 45. Налады вобласці лінкера (вектарная памяць выключэнняў: флэш-памяць на чыпе)

3. Калі вы выбіраеце OCRAM/Знешняя аператыўная памяць у якасці вектара выключэнняў, а. Уключыце наступныя параметры: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Малюнак 46. Налады вобласці кампаноўшчыка (вектарная памяць выключэнняў: OCRAM/знешняя аператыўная памяць)

б. Націсніце на ўкладку «Скрыпт кампаноўшчыка» ў рэдактары BSP.
c. Усталюйце для рэгіёнаў .text у назве раздзела кампаноўшчыка значэнне On-Chip Flash.
г. Усталюйце астатнія вобласці ў спісе «Назва раздзела кампаноўшчыка» на ўбудаваную памяць (OCRAM) або знешнюю аператыўную памяць.

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 64

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
Малюнак 47. Налады вобласці кампаноўшчыка (вектарная памяць выключэнняў: OCRAM)
4. Націсніце кнопку «Згенераваць», каб стварыць праект BSP. Стварэнне праекта карыстальніцкага прыкладання File 1. Перайдзіце ў тэчку software/hal_app і стварыце зыходны код вашага прыкладання
код. 2. Запусціце камандную абалонку Nios V. 3. Выканайце каманду ніжэй, каб стварыць файл прыкладання CMakeLists.txt.
niosv-праграма –каталог-праграмы=праграмнае забеспячэнне/праграма_hal –каталог-праграмы=праграмнае забеспячэнне/праграма_hal/ –srcs=праграмнае забеспячэнне/праграма_hal/
Зборка праекта карыстальніцкага прыкладання Вы можаце сабраць праект карыстальніцкага прыкладання з дапамогай Ashling RiscFree IDE для Altera FPGA або праз інтэрфейс каманднага радка (CLI). Калі вы аддаеце перавагу выкарыстанню CLI, вы можаце сабраць карыстальніцкае прыкладанне з дапамогай наступнай каманды: cmake -G “Unix Makefiles” -B праграмнае забеспячэнне/hal_app/build -S праграмнае забеспячэнне/hal_app make -C праграмнае забеспячэнне/hal_app/build
Праграма (.elf) file ствараецца ў тэчцы software/hal_app/build. Генерацыя HEX-файла File Вы павінны стварыць шаснаццатковы файл file з вашага прыкладання .elf file, каб вы маглі стварыць .pof file падыходзіць для праграмавання прылад. 1. Запусціце камандную абалонку Nios V. 2. Для загрузкі прыкладання працэсара Nios V з убудаванай флэш-памяці выкарыстоўвайце наступнае
камандны радок для пераўтварэння ELF у HEX для вашага прыкладання. Гэта каманда стварае карыстальніцкае прыкладанне (onchip_flash.hex) fileпраграмнае забеспячэнне elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-б -w 8 -e 3. Перакампілюйце праект абсталявання, калі вы адзначылі опцыю «Ініцыялізаваць змесціва памяці» ў «IP-памяці флэш-памяці на чыпе» (метад 1). Гэта робіцца для ўключэння праграмных дадзеных (.HEX) у SOF. file.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 65

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
4.5.2.3. Праграмаванне 1. У Quartus Prime націсніце File Канвертаваць праграмаванне Fileгл. 2. У раздзеле «Праграмаванне выхаду» file, абярыце Аб'ект праграміста File (.pof) як праграмаванне file тып. 3. Усталюйце рэжым на ўнутраную канфігурацыю.
Малюнак 48. Канвертаванне праграм File Налады
4. Націсніце «Параметры/Інфармацыя пра загрузку…», з'явіцца акно «Параметры прылады MAX 10». 5. У залежнасці ад налад «Ініцыялізацыі змесціва флэш-памяці» ў IP-адрасе ўбудаванай флэш-памяці выканайце
адзін з наступных крокаў: · Калі ўсталяваны сцяжок «Ініцыялізаваць змесціва флэш-памяці» (метад 1), дадзеныя ініцыялізацыі UFM
быў уключаны ў SOF падчас кампіляцыі Quartus Prime. — Выберыце Page_0 для параметра UFM source:. Націсніце OK і перайдзіце да
далей. Малюнак 49. Устаноўка Page_0 для UFM Source, калі ўсталявана опцыя «Ініцыялізаваць Flash Content»

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 66

Адправіць водгук

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16
· Калі не ўсталяваны флажок «Ініцыялізаваць змесціва флэш-памяці» (метад 2), абярыце «Загрузіць памяць» file для крыніцы UFM. Перайдзіце да згенераванага шаснаццатковага файла флэш-памяці на чыпе file (onchip_flash.hex) у File шлях: і націсніце OK. Гэты крок дадае дадзеныя UFM асобна ў SOF file падчас праграмавання file канверсія.
Малюнак 50. Налада загрузкі памяці File для крыніцы UFM, калі не адзначана опцыя «Ініцыялізаваць змесціва флэш-памяці»

6. У канвертацыі праграмавання File дыялогавае акно на ўваходзе fileкаб пераўтварыць раздзел, націсніце "Дадаць" File… і паказвайце на згенераваны Quartus Prime .sof file.
Малюнак 51. Уваходныя дадзеныя Files для пераўтварэння ў праграмаванні Convert Files для рэжыму аднаго малюнка

7. Націсніце кнопку «Згенераваць», каб стварыць файл .pof. file8. Запраграмуйце .pof file у прыладу MAX 10. 9. Выключыце і выключыце абсталяванне.

4.5.3. Прыкладанне працэсара Nios V, скапіяванае з UFM у аператыўную памяць з дапамогай Boot Copier

Кампанія Altera рэкамендуе гэтае рашэнне для сістэмных праектаў MAX 10 FPGA Nios V, дзе патрабуецца некалькі ітэрацый распрацоўкі праграмнага забеспячэння і высокая прадукцыйнасць сістэмы. Загрузачны капіравальны механізм размешчаны ўнутры UFM са зрушэннем, якое супадае з адрасам вектара скіду. Прыкладанне Nios V размешчана побач з загрузачным капіравальным механізмам.

Пры гэтым варыянце загрузкі працэсар Nios V пачынае выконваць загрузачны капір пасля перазагрузкі сістэмы, каб скапіяваць праграму з сектара UFM у OCRAM або знешнюю аператыўную памяць. Пасля завяршэння капіявання працэсар Nios V перадае кіраванне праграмай праграме.

Заўвага:

Прыкладзены загрузчык такі ж самы, як і загрузчык праз GSFI.

Адправіць водгук

Даведнік па праектаванні ўбудаваных працэсараў Nios® V 67

4. Рашэнні для канфігурацыі і загрузкі працэсара Nios V 726952 | 2025.07.16

Малюнак 52. Праграма Nios V, скапіяваная з UFM у аператыўную памяць з дапамогай Boot Copier

Максімум 10 прылад

.ПОФ
Абсталяванне Nios V .SOF
Праграмнае забеспячэнне Nios V .HEX
Загрузнік .SREC

Праграміст Quartus

Знешняя аператыўная памяць
Праграмнае забеспячэнне Nios V

Убудаваная флэш-памяць

CFM

Ніёс В. Хардва

Дакументы / Рэсурсы

Убудаваны працэсар Nios V

User Guide · Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Спасылкі

Кіраўніцтва карыстальнікаmanual.tools

Published: September 6, 2025

Абноўлена: 9 верасня 2025 г

Кіраўніцтва карыстальніка ўбудаванага працэсара Altera Nios V

Убудаваны працэсар Altera Nios V

Тэхнічныя характарыстыкі

Праектаванне апаратнай сістэмы працэсара Nios V

Праектаванне праграмнага забеспячэння працэсара Nios V

Рашэнні па канфігурацыі і загрузцы працэсара Nios V

Дакументы / Рэсурсы

Спасылкі

Задайце пытанне

Звязаныя тэмы

Убудаваны працэсар Altera Nios V

Тэхнічныя характарыстыкі

Праектаванне апаратнай сістэмы працэсара Nios V

Праектаванне праграмнага забеспячэння працэсара Nios V

Рашэнні па канфігурацыі і загрузцы працэсара Nios V

Дакументы / Рэсурсы

Спасылкі

Задайце пытанне

Задайце пытанне Cancel question

Звязаныя тэмы

Апошні АЛЬТЕРА Дапаможнікі